随着半导体制造工艺的不断进步,由粒子辐射、噪声干扰等原因引起的软错误问题日益凸显,对电路可靠性造成了越来越严重的影响。在电路设计阶段引入软错误率评估能有效提高电路可靠性指标,减少设计反复并节约开发成本。随着电路设计复杂度的不断提高以及IP复用技术的广泛应用,SystemC语言由于其优越的软硬件协同开发能力,被广泛应用于电子系统级设计,进行高层次系统建模与仿真验证。因此本文提出了一种面向SystemC电路设计的软错误敏感度分析方法。这种方法通过仿真器在系统运行过程中对系统内部电路节点进行随机故障注入并监测系统运行结果,以此评估系统软错误敏感度。首先,基于SystemC/Verilog语言等效性,通过对系统Verilog代码的改写实现测试电路的SystemC建模,并在Modelsim软件环境中使用混合仿真方法验证系统功能正确性。高层次SystemC建模能有效提高系统运行速度。其次,以系统内模块接口信号以及模块内部所有信号作为故障注入点能模拟绝大多数软错误现象,并在软错误敏感度指标中引入模块面积对系统总体软错误率的影响,可以有效提高软错误率分析精度。再者,在保证统计分析精度前提下,使用分层抽样策略对故障注入样本空间进行压缩,通过减少故障注入实验数提高仿真故障平台的运行效率。验证实验以基于OR1200处理器的最小系统的SystemC模型为测试电路,使用仿真故障注入方法以及仿真加速策略构建故障注入平台。在此基础上,使用分层抽样策略进行共计约30万次的故障注入实验,结合系统架构与统计数据分析系统各模块软错误敏感度。数据表明系统中寄存器模块对软错误最敏感,系统总体软错误率为0.0063。分析结果表明本文提出的软错误敏感度分析方法稳定有效。已有软错误敏感度研究中未考虑面积因素对系统整体软错误率的影响,本方法具有更好的评估精确度。