随着数字系统及网络对计算量和通讯速度要求的不断提高，高速串行互连技术得到了广泛应用。时钟数据恢复(Clock and Data Recovery，CDR)系统是该技术的核心模块，它一般通过锁相环对数据进行精确定时，并将数据从噪声环境中提取出来，因此锁相环决定了整个系统性能。抖动是评估锁相环性能的重要指标，相比于其它类型抖动，CDR系统更关注锁相环时序抖动。　　本文针对CDR系统中锁相环时序抖动测量这一需求，对传统游标延时链电路进行改进，完成了一款锁相环片上抖动测量电路优化设计，该电路由测量电路和校准电路构成。优化设计主要体现在:1)不同分辨率的延时链结构设计，大大降低了延时链级数及电路面积开销;2）数控校准方案设计，包括分辨率校准和分辨率校正，分辨率校准用于确定电路实际分辨率，分辨率校正可改善在外界非理想因素影响下恶化的分辨率，提高测量精度;3）高精度数控延时单元设计，包括4位控制信号，其控制的延时按照特殊权重进行编码，具有调节精度高、可调范围大等优点，可以有效降低在非理想效应影响下的分辨率波动。　　本文设计的电路采用TSMC0.13μm1P6M CMOS工艺，整个电路面积为217.12μm×173.43μm。后仿真结果表明:NC(Normal Case)情况下，测量分辨率为1.875ps，测量误差是3.12％; BC(BestCase)情况下，测量分辨率为1.42ps，测量误差为2.07％; WC(Worst Case)情况下，校正前后的测量分辨率分别是2.90ps和1.756ps，测量误差分别是5.50％和3.76％，校正后测量误差降低约31.6％。