随着信息技术进步,数以万计的处理元件集成在单个芯片上,高性能的计算机体系结构已经演变为片上多处理器平台。成千上百的内核连在一起,连接多核通信结构是提高处理器性能的关键。片上网络是通过提供高效和可扩展的芯片的通信基础技术,具有高集成度、低功耗、低成本和小体积等特点,满足了各类电子产品的需求,逐渐成为超大规模集成电路设计的主流。从高性能片上网络设计角度出发,本文针对基于死锁避免路由算法的网络平均时延的优化、基于数据重传的电压岛片分配系统能耗优化和基于编码的系统能耗优化这三个方面进行分析和研究。在网络延时优化方面,利用排队论理论,在片上网络虫洞交换条件下,建立网络总平均延迟的解析模型,并利用模拟器证明正确性。在设计路由算法死锁避免上,考虑整体网络平均延时最小的情况下,设计分支定界算法保证了路由算法死锁避免的自由度。与目前自适应无死锁算法相比,仿真结果表明,该算法具有较好的吞吐量和延迟性能。在电压岛分配能耗优化方面,针对电压岛分配算法考虑供应电压对数据传输误码率的影响下,提出一种新的能耗模型,并提出了基于电压岛划分、IP核映射和路由路径选择的设计方法。在电压岛划分问题上不仅考虑了IP核的计算能耗,还考虑IP核之间数据在重传下的通信能耗问题;IP核映射算法将电压孤岛问题考虑进去进行IP核映射;在考虑数据重传情况下进行路由算法设计。实验结果表明该设计方法能有效地降低系统能耗。在网络编码能耗优化方面,主要研究了NoC系统的编码/解码设计。在编码端,设计级联卷积码,作为NoC节点的编码方案,提出新的容错转发协议,并结合网络编码降低转发次数;在解码端,提出利用多个信号间相关性的联合解码算法。仿真结果表明,所提出的方案可以显著降低能耗,在服务质量同等要求下,编码增益达到6 dB,并在衰落信道上能够获得全分集阶数。