随着半导体工艺走向5nm工艺节点,集成电路的规模越来越大,一颗小小的手机芯片动辄集成了上百亿个晶体管。过去,集成电路设计师主要关注芯片性能、面积和成本,但是近年来,随着便携式电子产品的普及,半导体行业更加关注集成电路的功耗和速度,因此,降低功耗是当今芯片设计中一个非常重要的目标。降低功耗可以延长电池寿命、减少散热问题、增加芯片的可靠性。本论文研究对象为基于台积电5nm工艺SoC芯片中DDR PHY模块,借助Cadence公司的Innovus布局布线工具,完成了模块的低功耗物理设计和功耗优化。论文主要工作和具体成果如下所示:（1）完成了基于台积电5nm工艺SoC芯片中DDR PHY模块物理设计。项目依托台积电5nm工艺,借助Cadence公司的Innovus工具,完成了包括数据准备、布图规划、电源规划、标准单元布局、时钟树综合和布线的整个物理设计流程,为5nm工艺下的物理设计提供新思路。（2）对低功耗设计原理进行分析。首先介绍了集成电路中的两种功耗:静态功耗和动态功耗。针对这两种功耗提出了5种低功耗物理设计方案,分别为动态电压频率调整、多电源电压域、电源关断技术、门控时钟技术和多阈值电压技术。将5种低功耗物理设计方案结合在DDR PHY模块中实施,使模块总功耗下降了22%。（3）在完成物理设计后对模块进行交付前的各种签核验证。首先对模块的时序进行分析,采用静态时序分析法对模块中存在的所有时序路径进行分析,找出违背时序约束的时序路径并进行修复。其次对模块进行物理验证,物理验证包括设计规则检查、电路规则检查和天线效应检查。最后对模块进行逻辑等效性检查,保障模块的逻辑正确。最终模块的Macro数量为59个,standard cell数量为1563608个,主时钟频率为806MHz,总功耗为147.52m W,模块利用率为67.68%。模块达到交付标准,可以交付流片。