随着集成电路(IC)技术的迅速发展,晶体管的特征尺寸已进入深亚微米、甚至超深亚微米(纳米)级。继续沿用等比例缩小的方法提高当前主流硅CMOS器件的性能受到越来越多物理、工艺的限制。为了使IC能保持摩尔定律预示的发展速度,必须研究开发与硅工艺兼容的新材料、新性能和新结构,这已成为当前学界和业界的共识。近年来,应变硅技术和FinFET新型结构由于在提高CMOS器件性能方面的卓越表现而备受关注。例如,典型的CMOS应变硅器件可通过在PMOS源漏区生长SiGe S/D和在器件表面淀积SiN压应力衬垫来引入沟道压应力,通过控制应变提高空穴迁移率,改善器件性能;在NMOS中可采用应力记忆技术(SMT)和淀积SiN张应力衬垫引入沟道张应力,通过控制应变提高电子迁移率,改善器件性能。因此,优化设计深亚微米、纳米级半导体器件的工艺、结构参数,研究应力对器件性能的影响有重要的科学意义和实用价值。然而,(超)深亚微米半导体结构中局域的微应力、应变的精确测量通常必须借助复杂的微结构分析、测量手段。目前,从实验上研究纳米应变硅器件中的应力分布、以及应力对器件性能的影响,在国内尚无开展。本文尝试使用TCAD工具对一些新型结构进行二维模拟研究,探讨在CMOS器件中引入应力工程的可行性及对器件性能的影响;另外,还对新型Omega FinFET结构进行了三维模拟研究。在实际工作中,首先使用Sentaurus研究了代表性的应变硅CMOS器件,得到的关键电学特性(如Ion/Ioff)与在类似工艺下制作的器件的实测数据能很好吻合,验证了所用模型和技术路线的正确性。其次,设计了应力引入的不同组合方式,研究了应力分布与器件参数的关系。模拟结果表明引入应力工程可显著提高器件阈值电压变化特性、开关电流特性和亚阈值特性等关键电学行为,从而明显改善CMOS器件的性能。在此基础上,深入研究了PMOS中沟道应力和器件性能受Ge摩尔组分等参数的影响,以及NMOS中沟道应力和器件性能受SiN衬垫层本征应力、薄膜厚度的影响。最后,还采用Sentaurus对Omega FinFET的电学特性进行了三维模拟研究,得到了合理的关键电学参数;在验证模拟方法正确性的基础上进一步研究了Omega FinFET的其它电学特性。研究结果可以为新型应变硅器件的设计、制作、测量提供有益的参考。