对于现有实时电子侦查系统来说,希望侦查算法的处理时间足够短,算法实现所需的硬件开销尽量少,迫切需要探索新的设计方法和理论获得优化的实现结构。例如在实时侦查系统中常用的DFT计算单元,要求其计算结果具有尽可能小的时钟迟滞,以便系统做出快速反应。要做到这一点,必须采用并行处理结构,目前基于二进制系统的算法结构在完成256点处理时仍然需要50多个时钟周期;长点数和二维DFT、自适应滤波等典型信号处理中,对吞吐率、时钟迟滞有类似要求,因此需要全新的具有低复杂度和高速处理的计算单元进行优化设计。另一方面,在高速数字滤波器设计中,结合滤波器的并行处理结构和代数整数的高精度、低复杂度特性,可简化系统设计复杂度并提高处理速度。处理时延的减少、运算速度的增加将为诸如电子侦查这类系统带来显著的技术优势和更好的系统性能。本文结合电子对抗、实时侦查等信息处理系统的实际需求,从数字信号处理基本单元入手,以高速、低复杂度FFT和FIR典型数字信号处理单元为最终设计目标,研究这一过程所涉及的基本理论、关键技术和设计方法。本文的主要工作如下:(1)从FFT计算单元入手缩短计算迟滞,研究兼容不同点数FFT运算的优化结构,给出算法设计和工程可用的实现结构。(2)从FIR计算单元入手缩短计算迟滞,研究不同阶数不同并行度FIR运算的优化结构,给出算法设计和工程可用的实现结构。(3)基于Xilinx K7325T ffg900-2开发平台设计了以定点仿真、RTL设计与仿真、面向FPGA的硬件测试为核心的仿真演示系统对所设计的数字信号处理基本计算单元的吞吐率、计算迟滞、资源占用等进行了性能评估。本文所提出的数字信号处理单元以高吞吐和低迟滞为研究核心,关键在于乘法数量可以通过算法变换减少从而降低实现硬件复杂度。本文的关键也在于满足资源占用约束和运行速度要求下尽可能低的计算迟滞。按照200Mhz的运算速度,256点FFT计算单元迟滞时间仅为85ns,吞吐量高达12.5Gsps,64阶FIR计算单元迟滞为9个时钟、32阶FIR计算单元迟滞为5个时钟,吞吐量高达3.125Gsps。