随着多媒体技术的发展和移动通信的普及，无线信道中图像信息传输量日益增加。但是无线信道的传输带宽有限，因此为了满足传输需求，必须提高图像的压缩效率。现有的JPEG静态图像压缩标准已渐渐无法适应高质量、高压缩的应用要求，为此ISO提出了新的静态图像压缩标准JPEG2000。该标准具有更高的压缩效率，支持包括图像分辨率、像素精度等在内的多种渐进传输方式，并且允许码流的随机访问和处理，非常适合网络及无线信道传输。　　 本文在详细研究JPEG2000标准核心编码部分(Part-1)的基础上，着重分析了标准中编码耗时最多的优化嵌入式可截断块编码算法EBCOT。为了实现EBCOT算法的VLSI设计，充分发挥硬件并行执行的优势，对其中的位平面编码器和MQ算术编码器算法进行了优化。在此基础上设计了硬件加速方案，采用Verilog HDL实现两个编码器的RTL级电路描述，通过Modelsim软件完成代码功能仿真，最终在Xilinx开发平台上实现了基于FPGA的半定制超大规模集成电路设计。　　 位平面编码器作为EBCOT算法的重要组成部分，具有复杂的判断逻辑和大量的比特级逻辑运算操作。本文对原算法进行了优化，提出了基于叉形编码路径的两窗口流水线算法，有效提高了编码速度，同时降低了编码器对数据存储器的访问率。在MQ算术编码器的硬件实现中，本文对重归一化流程进行优化，去除了算法中循环操作对流水线硬件加速的干扰，提出了一种基于四级流水线的加速方案，有效缩短了关键路径，提高了MQ编码器的吞吐率。　　 经过Modelsim软件对RTL级设计进行验证后，本文选用Xilinx公司的Virtex2-Pro开发板作为FPGA验证平台进行了芯片编程和调试，在线逻辑分析仪采样结果表明系统运行良好，位平面编码器的最高时钟频率可达到30.437MHz，每秒约可处理60帧100万像素图像，MQ算术编码器的最高时钟频率可达到96.642MHz，吞吐率为96.642Msymbols/s，达到VLSI设计目标。