在航天和半导体事业的发展过程中,SRAM已应用到环境极为恶劣的空间中,SRAM的DICE加固能改善其受到辐射的影响。然而手动设计DICE结构SRAM的各种模型存在工作量大、设计周期长等问题,而且一些人为失误会对芯片产生极大影响,甚至返工重做。为了有效解决这些问题,可以通过参数化的设计方法完成DICE结构SRAM各种模型。这种方法只需要设计人员提供基本单元,提高了效率。因此,DICE结构SRAM各种模型的参数化生成是非常有意义的。本文通过分析SRAM版图的结构与原理,基于python API中功能强大的类能够继承和派生的特性,提出使用pycell版图开发工具完成DICE结构SRAM版图的参数化设计,并定义了参数范围:字线深度(16b-4k),位线宽度(2-32),多路选择器宽度(4、8、16)。接着根据SRAM版图的层次化结构,归纳并建立了版图的标准单元库,以便于上层模块例化。在此基础上,基于模块的层次化规律,提出了版图模块的参数化设计流程,完成了版图子模块和宏模块的参数化设计。最终,通过拼接版图宏模块,在SMIC0.18μm工艺下完成了DICE结构单端口SRAM版图的参数化设计。本文通过分析DICE结构SRAM模型(包括cdl网表、Verilog模型、Lef模型和Lib模型)的结构和内容,基于各模型规整的结构,归纳了各模型的层次化规律和所需基本单元,创建了各个模型的基本单元库,便于上层模块例化。接着,根据各模型的特性提出了模型的参数化设计方法以及基于线性拟合算法的时序信息快速提取方法。最终,使用python的文本处理方法完成了cdl网表、Verilog模型和Lef模型的参数化设计,并建立了时序信息线性拟合曲线。本文对DICE结构SRAM的模型和时序信息拟合曲线分别做了验证:对于gds版图和cdl网表完成了物理规则验证以及后仿真,结果表明版图与网表功能正确;对于Verilog模型,编写激励文件完成了波形仿真,结果表明Verilog模型功能正确;对于时序信息的拟合曲线,使用仿真工具提取的时序信息和拟合曲线计算得到的时序信息进行对比,其误差在5%以下。本文设计的DICE结构SRAM版图与模型作用与Artisan的memory compiler生成的模型相似,能够应用到集成电路的设计过程中,可以节省很多的人力与时间,并为今后其他电路模型的参数化设计提供了方法。