随着半导体技术的飞速发展,统治这一领域的CMOS晶体管正面临着前所未有的困境:尺寸逐渐逼近其物理极限,指导和引领了集成电路产业半个多世纪的摩尔定律濒临终结。此外,传统存算分离的冯·诺伊曼体系结构不可避免地限制了高性能计算的进一步发展。因此,亟需新的材料、器件以及工艺来突破这些瓶颈。忆阻器作为第四种无源基本电路元件,具有低功耗、纳米级尺寸、高集成度、非易失性,且与CMOS工艺兼容等诸多优点,从而引起了广泛的关注。基于忆阻器的数字逻辑电路设计和应用是当前研究热点之一。该领域涉及对逻辑运算以及信息存储实现方法的探索。本文围绕忆阻器在数字电路中的两大基本逻辑单元:逻辑门和触发器的电路设计展开研究。首先,本文在存内计算研究背景下设计了一种基于单晶体管双忆阻器结构的可重构非易失性布尔逻辑门电路。通过调整外加电平信号,所有16种二进制布尔逻辑运算可以在同一单元电路内实现逻辑操作和存储。除了初始化操作步骤外,13种逻辑运算仅需一个逻辑操作步骤,另外3种只需要额外再多加一步,体现了本方法的灵活性和高效性。该单元还可以拓展至大规模交叉阵列,且能够抑制漏电流,从而增加了电路可靠性。由于逻辑输入和逻辑输出分别是用电平和忆阻器的阻值状态来表示,故给出了信号转换电路,以将忆阻器的阻态转换为电平,进一步实现逻辑级联。利用该门电路优化设计了一位全加器电路,仅需5个单元就可以得到全加器的和以及进位输出。所提出的门电路在PSpice电路仿真软件中得到了验证。接着,本文对数字电路中具有记忆功能的基本逻辑单元触发器进行了探索。先是利用单晶体管双忆阻器结构,针对SR锁存器进行了电路设计。文中提出了两种方案,分别需要3个和2个操作步骤。二者皆仅需一个单元电路,就可以实现SR锁存器的逻辑功能,极大地简化了电路结构和操作过程。随后利用忆阻器比例逻辑,设计了易与CMOS技术集成的D触发器和JK触发器电路,并将其映射至忆阻器-CMOS混合交叉阵列中。所设计的D触发器电路仅需5个忆阻器和1个NMOS管,JK触发器需要7个忆阻器和2个NMOS管。相比传统方法,所设计电路中MOS管的数量明显减少,在结构和功耗方面也有较大的改进。通过在PSpice软件中进行电路仿真证实了所提出方法的可行性。本文利用忆阻器对构成各种复杂数字系统的基本逻辑单元逻辑门和触发器进行了电路设计,旨在促进新型数字逻辑电路的构建和发展。