SOI器件因其良好的隔离性能，高速，低功耗，高可靠和无闩锁效应，已成为功率集成电路发展的重要方向。当把高压和低压器件集成在同一块芯片上时，SOI器件良好的隔离性能对智能功率集成电路（PIC）来说就有非常突出的优势。与结隔离器件相比，SOI高压器件表现出更低的导通电阻，并且高压电导调制器件如IGBT只能在SOI衬底上实现。随着SOI顶层硅厚度的减小，将产生更多的优势，如隔离更容易，集成度更高，kink效应更小。由于这些优点，薄硅层SOI技术为PIC的发展提供了一个非常好的方向。为了满足镇流器应用需要，本文设计了一种薄层SOI线性变掺杂高压器件。硅片是1.5微米顶层硅和3微米BOX层的SOI材料。漂移区采用线性变掺杂技术，并用LOCOS工艺将顶层硅通过高温氧化减薄到0.4微米。当漂移区硅层厚度很小的时候，载流子在纵向上碰撞电离的积分路径很短，临界击穿电场会增加。高斯定理可知，埋氧化层中的电场也随之增加，因此器件纵向耐压显著提高。横向采用线性变掺杂技术，掺杂浓度从源到漏线性增加，使漂移区得到均匀的电场分布，获得高的横向击穿电压。另一方面通过引入场板技术，降低了器件的导通电阻。通过工艺和器件的仿真，设计了漂移区线性变惨杂技术，并分析了器件的主要结构参数对器件特性的影响。包括漂移区长度、漂移区厚度、漂移区掺杂浓度以及场板对器件特性的影响，还分析了器件的开态特性和阈值特性。基于器件结构设计结果，开发了SOI高低压工艺。采用LOCOS氧化来减薄漂移区顶层硅，同时对漂移区注入杂质的推阱，以达到线性变惨杂分布。并详细分析了每一步工艺的作用及可能出现的问题。然后进行芯片版图设计。主要说明了器件的版图结构选取以及漂移区的终端处理。最后进行了实验流片和测试分析。测试结果：器件最高耐压870V，阈值电压2.5V。漂移区长度为60微米时，能够获得稳定的740V的击穿电压，漂移区长度为50微米时，能够获得稳定的700V的击穿电压。