模数转换器（ADC）已广泛应用于无线通信系统、雷达等电子信息系统。随着新一代无线移动通信时代的到来，通信系统中数字中频接收机对模数转换器的性能提出了更高的要求，而兼顾了速度和精度的流水线（Pipelined）模数转换器是适应这种需求的较好选择。论文针对无线通信领域对ADC转换精度、速度以及动态性能的要求，研究并优化流水线模数转换器的系统结构和关键单元模块，设计了一种16位100MHz采样率的CMOS流水线模数转换器。基于流水线模数转换器系统噪声限制、主要功耗单元分析，利用参数建模并结合级间递减（Scaling down）技术，获得了优化的16位流水线模数转换器系统级精度分布，并根据系统噪声的要求确定了各级电路中采样电容的大小。依据上述系统设计方案提出了如下优化设计技术：提出了一种改进的冗余位流水线校正算法，采用平均分配量化区间和压缩输出范围等技术，不仅保持了传统数字校正算法的功能，而且提高了输出信号的线性度。同时，新算法在编码中引入负向冗余码和正向冗余码，实现溢出判断功能。基于延迟锁相环原理提出了一种快速锁定的高精度低抖动时钟稳定电路。采用输入时钟单边沿的延迟控制，实现调节输出时钟占空比，降低了电路复杂度和输出时钟抖动。提出了一种能自动校零、多级前置放大的锁存比较器，解决了流水线子转换器对比较器低输入失调电压、高转换速度的要求。采用改进的栅压自举开关和增益自举的伪差分共源共栅运算放大器，实现了高速、高精度和高动态范围的采样保持电路。针对实际工艺中电容失配引入的误差，提出了一种前台模拟校准方法。该方法可以对流水线子DAC中电容失配引起的非线性误差进行校准且具有较高的校准精度。基于上述设计方法，采用SMIC0.18μm1P6M CMOS数模混合工艺设计了一款16位100MHz流水线模数转换器。仿真结果表明，在3.3V电源供电下，输入量化电压范围为2.5V，电路功耗为750mW，芯片有效面积16mm2。在采样时钟频率为100MHz，输入信号频率为50MHz时，SFDR为98.25dB，SNDR为87.78dB，ENOB为14.25位，已达到同类设计的优秀水平。