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矩阵求逆是一种重要的矩阵运算,广泛应用于雷达(火控)成像,3D图像的重构,自适应波束形成和STEP处理等应用之中。三角矩阵求逆又是矩阵求逆中的重要一步,其算法的特殊性决定了三角矩阵求逆在工程中通常以软件编程实现。为了提高其运算性能,实现其芯片化的定制,本文基于一款自主设计的可重构处理器RASP完成了高阶三角矩阵求逆算法的高性能实现。RASP实现的算法类型包括FFT/IFFT、FIR、相关、向量运算、矩阵运算等。通过粗粒度的静态配置方式可改变RASP中运算单元的拓扑结构和互联关系,以资源复用的方式实现上述特定算法的硬件加速,满足雷达信号处理典型应用的高实时性要求。设计时,本项目充分考虑到了运算密集型的算法特性,采用了低复杂度可重构硬件资源通过动态重构达到最大的运算效率。高阶三角矩阵求逆算法是国际上信号处理算法VLSI实现难点之一。本文面向三角矩阵求逆的算法,设计了一款可适用于高阶的,并行化三角矩阵求逆电路。该电路包含存储控制、地址产生单元、并行化计算电路以及控制电路等模块。受片上集成存储资源的限制,该款三角矩阵求逆电路支持4～166阶范围内任意阶矩阵求逆；受乘法器单元数目的限制,在乘累加模块中采用了4路并行加速。第一版前端设计工作主频可达1.25GHz,后续采用插拍法和乘化加法对第一版进行了改进,结果表明,主频提高了60%,达到了2GHz,面积减少了17%,约为0.083平方毫米。最后,采用Synopsis的VCS工具进行了RTL仿真与基于Xilinx Virtex-760器件进行FPGA验证,完成了三角矩阵求逆模块的功能验证,仿真结果表明本设计功能完全达到了设计指标的要求。代码覆盖率达到了92.58%。本文为高阶三角矩阵求逆算法的并行化硬件化加速实现提供了可能,其具有良好的可扩展性,将为同类设计提供一定的参考。