该论文主要论述利用可重构FPGA技术实现硬件平台,通过系统对FPGA的重配置,对两种分类算法进行硬件设计和实现.第一章简述前人在分类算法方面的工作.第二章介绍了基于TCAM的完全硬件分类方法的设计,包括硬件分类算法实现的平台的简介.在设计中采用延迟数据缓冲降低预处理缓存的复杂性,并通过优化提高了系统的主时钟频率.使用源同步时钟技术确保了时序的完整性.最后测试结果表明,根据所选网络信息包的域的不同,TCAM的搜索延时在8~10周期间.对于平均长度小于70字节的网络信息包,TCAM硬件分类设计对输入的网络信息包处理速率可达到2.5Gb/s,此时FPGA和TCAM部分工作的主频为40 MHz.时序后仿真表明,FPGA实际的分类部分的时钟频率可以超过60MHz,相应的分类线速可达3.7Gbit/s.第三章介绍区域分割算法的硬件实现.区域分割法是一种基本的空间点定位方法,Pankai Gupta等首先提出将区域分割法应用于包分类.区域分割法实现包分类是目前较为有效的分类算法.在区域分割基本思想的基础上算法有很多种实现可能,且不同实现可能有较大的性能差别,所以优化实现是区域分割包分类算法的核心研究内容.从区域分割算法原理知道,如果规则分布不均匀,通过简单的随机等分某个域很难将规则分开到不同的节点去,则树的深度会急剧增加,从而使算法的时间、空间特性变坏.这一章在深入研究了区域分割方法特点的基础上,提出了有效的分割准则,再根据算法所涉及的小范围(规则数小于20)内线性查找过程的特点,在算法预处理时对每个叶子结点的规则进行单域化处理;使得算法在较大规则数范围内时间复杂度仅为O(d),空间复杂度为O(dN).并行区域分割包分类算法是在区域分割思想基础上,利用区域分割总体结构的存储器映射方法和两级、多通道并行处理技术实现的高速包分类算法.并行区域分割包分类算法具有区域分割方法的空间特性,快速更新(小于0.1S)特点和完整规则类型适应性等优点,同时具有更高的包分类速度.第四章介绍一个使用Verilog HDL代码的可综合的RISC可编程整数微处理器软核的设计和实现以及其在FPGA内部设计和调试的方法.该软核用来解决区域分割算法实现中规则数据更新缓慢的问题.在20世纪90年代中期,ASIC技术从芯片集成的理念发展成为基于嵌入式核的片上系统(SoC)概念.SoC是一种将多个独立的VLSI设计拼合在一起,来完成某一应用所需的全部功能的集成电路.在SoC的定义中,明确地强调了服务于多种应用的称为"核"的预先设计的复杂功能模型.该处理器软核可以根据实际应用需要进行灵活的剪裁.通过针对FPGA内部的结构特点和实际的应用对设计进行分析优化,该设计与同类软核(表4.1)相比具有较低的CPI和功能更为丰富灵活的指令集.首先讨论从时序逻辑器件和状态机过渡到处理器,然后讨论针对在FPGA中实现而设计的整数可编程处理器,包括它的指令集、硬件和软件的设计和优化等.最后第五章总结了该文的研究成果和创新点.