随着近十年来集成电路制造工艺水平的飞速发展，单核处理器的性能潜力的挖掘殆尽，针对多核处理器架构的研究受到了越来越多的重视。　　在多核处理器的结构中，内存中的一个数据块可能在多核处理器的多个内核中同时存有拷贝副本，数据一致性成为了多核处理器设计中需要重点考虑的方面之一。稳定高效的Cache一致性机制是保证多核处理器正常运行的关键。　　本文从多核处理器的基本结构出发，阐述了Cache一致性问题产生的原因，对两种经典 Cache一致性协议结构进行分析。在此基础上，完成一种基于目录协议的双链式目录协议的结构设计，同时为了进一步提高系统内的核心数目，设计一种可易于片间互连拓展的接口模型。此外，在分析 Cache替换写回策略后，为了进一步提高Cache的读写效率，设计一种Cache替换Buffer结构。　　在各单元模块逻辑结构设计完成后，采用硬件描述语言Verilog HDL完成了对双链表目录协议，片间拓展接口及替换 Buffer的RTL级设计实现；其次，对双链表维护电路、MESI状态机等各个独立模块分别进行行为级功能正确性验证；最后，在各模块功能验证正确的基础上，采用矩阵乘法作为多核系统测试激励，在 FPGA上搭建多核测试平台并完成对整个系统的板级验证。测试结果表明，该双链表式目录协议功能正确，该协议有效地维护了各单核私有 Cache的数据一致性，替换 Buffer结构可以将缓存冲突失效率改善15％，一个片间拓展接口通过板级互连最多可以与64核进行拓展。