目前,连续时间Sigma-Delta ADC(CTSD)在无线通讯、视频技术、医疗电子等领域的应用中占得比重越来越大,市场潜力巨大。而相比于主要竞争对手Pipeline ADC,连续时间Sigma-Delta.ADC主要有以下几个优点:它有着更低的功耗,并且自身固有的抗混叠滤波功能省去了对前置滤波器的苛刻要求。在CTSD的设计中面临的最大的挑战是时钟抖动和非零环路延时对调制器信噪比的影响。　　 本文在TSMC0.18μm CMOS工艺下设计了一款带宽达5MHz,精度为10位的CTSD调制器。此调制器对时钟抖动的忍受能力接近千分之十,在于同类设计的对比中,属于非常强的。由于采用连续时间积分的调制器结构,整个系统在1.8V的电压下,功耗仅为32mw。芯片在硅片上所占面积为1.5mm×1.5mm,而其调制器本身所占面积只有0.9mm×0.9mm。　　 本文针对CTSD的调制器部分进行研究,采用理论分析与使用MATLAB建模仿真相结合的方法,设计系统结构。同时针对时钟抖动这一难题进行建模并仿真,并结合时钟抖动的仿真设计系统结构,使得系统对时钟抖动有着很强的忍受能力。体系的架构是本文设计的重点。　　 在电路实现上,采用三阶RC积分环路滤波结构来提高系统精度;针对环路延时会降低系统稳定性这一问题,在环路中引入半个采样周期的延时予以改善;同时选取合适的电路结构并采用非回零的DAC结构来减小系统对时钟抖动的敏感度。最后绘制系统版图并做后仿真。