由于集成电路设计趋势正快速朝向所谓系统芯片(SoC)设计方法迁移，并且各种预先设计和验证的芯核集成在一个芯片上，对于外部自动测试设备，这种复杂的设计正产生严重挑战。虽然这种基于芯核的设计风格大大增加了设计产量，创新的技术加快了产品投放市场，但与此同时，测试数据量和测试时间也正在快速增加。为了解决这些问题，目前主要有两种方法：一种是使用内建自测试。为了减少测试成本，将测试器移到芯片上，直接在芯片上生成测试模式.这种方法的优点是芯片无需额外I/O管脚，克服了测试难以进入问题；除了芯片的生产测试外，同时也能满足日常的维护测试和在线测试。另一种解决方案是基于测试源的划分，将部分芯片上的测试模式生成资源移到离线的自动测试设备上，通过数据压缩技术来减少存储需求和测试时间，芯片上的解压器成为一种无存储数据源，因此，可以进一步减少测试硬件成本，更好地权衡自动测试设备与片上测试器的成本分配。 本文在FDR编码和游程编码的基础上，提出了一种改进的压缩编码。该文在测试序列中直接编码连续的“0”和“1”以及交替变化位的长度，压缩一个预先计算的测试集，无需像其它文章中受限制仅仅编码连续的“0”。这种交替与连续长度码由两部分组成，即交替和连续部分。它的解压体系结构是一个简单的有限状态机并且不需要一个分离的循环扫描移位寄存器。试验结果显示，这种编码能够有效地压缩测试数据，压缩效率优于游程编码和FDR编码，同时测试时间在大多数情况下也优于游程编码和FDR编码算法。