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随着半导体工艺技术以及集成电路设计技术的不断发展,片上系统(SoC, System on Chip)的规模也越来越大。为了解决芯片规模的不断增加所导致的传统SoC总线结构可扩展性差、通信效率低、互连、时钟以及功耗等问题,近年来国内外提出片上网络(NoC,Network on Chip)的互连架构,并对其展开越来越多的研究。本文经过对国内外的研究成果的深入研究,综合性能、硬件实现等方面考虑,提出了一种新的NoC拓扑结构——层次化路由结构MLR(Multi-Layer Router),并且从互连网络拓扑结构的静态度量参数入手,对MLR结构的性能进行了分析和比较说明。相对于2D-Mesh结构,MLR结构的链路总数和网络直径有明显的减小。尤其在网络规模越大时,优势越明显,当IP核的数量达到64时,MLR结构的网络直径相对2D-Mesh结构可以缩小40%。为了更好的分析MLR结构的动态性能,本文基于Network Simulation-2 (NS-2)网络仿真环境,对所提结构进行软件仿真平台的搭建和系统建模,给出了在不同网络负载情况下,各种网络拓扑结构的性能结果,并且对其结果进行分析。通过对4×4和8×8规模的网络建模和仿真,可以看出MLR结构相对于2D-Mesh、Wk-recursive和Cluster-mesh等结构,在不同网络负载和不同IP核节点数的情况下,处理网络通信时,对于网络丢包率、通信延迟和网络吞吐量等网络性能参数均有最多50%-70%的优化。接着本文提出了用硬件仿真平台对MLR结构继续进一步的验证,设计了一个16位RISC处理器MCore作为网络中的一种类型的IP核,设计了基于共享路由的路由器结构,用硬件描述语言Verilog进行设计实现,完成了对各模块以及系统的仿真和测试,并且基于FPAG对其进行硬件验证。一方面通过面积和功耗的比较显示,在不同网络负载和不同IP核节点数的情况下,MLR与传统2D-mesh结构相比,减少了超过20%的芯片面积和40%以上的动态功耗,有效降低了互连结构的硬件开销；另一方面,通过硬件系统的仿真和实现,给出了MLR结构的可行性验证。