随着半导体工艺的进步以及SoC (System on Chip)技术的不断完善,单个芯片上集成的晶体管己达到数十亿,这意味着集成的IP核数目将达到上万个。传统的SoC技术,IP核之间是以共享总线方式进行通信的,这种模式已遇瓶颈,出现了包括像性能、功耗、延时以及可靠性等方面的问题；另外,多处理器SoC的出现,使得总线结构在可扩展性、通信效率及功耗等方面的问题更为突出。面对总线架构出现的上述问题,人们将计算机网络通信的思想移植到芯片设计上来,提出片上网络(Network on Chip, NoC)的概念。NoC是基于包(packet)传输的网络通信,并利用全局异步局部同步(Globally Asynchronous Locally Synchronous, GALS)机制完成IP核之问的高速通信。NoC是更大规模、更高层次的片上系统,是片上的网络系统,是未来芯片设计的主方向。本文首先介绍了课题的研究背景和当前国内外的研究动态；接着对片上网络相关的技术要点做了分析,包括拓扑结构、交换技术、路由算法、流量控制和通讯协议等。本文主要对拓扑结构和路由算法做了深入研究和设计。首先提出一种层次化紧密全互连的拓扑结构(Generalized Hierarchical Completely Connected networks, GHCC),该结构具有良好的扩展性、统一性等特点,通过仿真验证得出：该结构性能上与其余常用拓扑结构相媲美,有趋于更优的趋势,从而是片上网络设计时一个很好的选择。然后证明了输入选择对于路由效率的影响,并设计了一种基于阻塞程度的输入选择机制(Block Level Input Selection, BLIS)。该机制在高负载情况下,保证了阻塞区域优先选通,提高了通信效率。在与输出选择机制组成完整的路由算法后,实验证明：除了在对调模式下BLIS输入选择与传统的先到先得(First Come First Service, FCFS)输入选择性能相近外,其余模式下,BLIS性能均优于FCFS。在一些模式下,BLIS还能使复杂度低、硬件需求少的XY路由算法在性能上接近甚至超过高复杂度、硬件需求高的OE算法。