在SoC(system-on-chip)的时代,随着电路设计复杂度的增加,一次仿真所花费的时间也随着增加,为了快速验证工程师设计的电路,尤其是在混合信号电路的仿真上,目前的许多做法都是致力于将电路提高到行为层级描写,以加快设计流程。过去几年,当设计者在发展模拟电路或是混合信号电路的时候,Spice一直都是最基本的设计与验证工具,典型的如Synopsys的Hspice工具以及Cadence的Spectre等。但是随着半导体技术的不断发展、推出市场的快速要求(time-to-market)等等,传统的Spice仿真器再也无法满足先进电路的设计需求了。随着工艺和技术的发展,为了处理更复杂的电路。我们必须建立一套模拟电路的行为模型(behavioral model)以加速整个设计的流程。目前IC设计的发展渐渐走向模拟电路与数字电路混合设计的趋势,因此建立模拟电路的行为级模型是迫切的需要,也是目前设计的一个热点。从以前的电路层级(circuit level)到现在的行为仿真阶层,模块的建立、电路的再使用(reuse)、以及有效率的电子设计自动化(EDA)工具等等,一直在设计过程发展中扮演者重要角色。设计工具,尤其是方法学的发展,使设计者能以更快速且兼顾质量的方式让产品及时的推出市场。本文利用Verilog-A硬件描述语言建立锁相环电路的行为模块的方法,利用bottom-up的验证方式,将电路的噪声特性提取出来并公式化到行为级模型代码里,使得我们此锁相环路行为级模型能大致接近实际传统的晶体管级(transistor level)的仿真结果,可以用于设计锁相环路某个模块时,与其它模块的行为级模型混合仿真进行即时验证,以缩短每次都使用Spice仿真耗费的时间,提高效率。根据本案例,verilog-A行为模型能适用于各种多变的锁相环路,使它不受制于电路的架构与特性。其次,该方法还能够用于由上而下(top-down)的设计流程中,通过行为仿真,使设计人员在锁相环设计之初即能对环路的噪声和抖动特性进行一定的预估。文中的例子详细阐明了操作流程,试验结果数据则表明新方法的有效和可操作性。