高性能计算HPC(High Performance Computing)芯片是大型服务器和超级计算机等的关键组成部分,其对性能和功耗有着很高的要求。物理设计直接影响到芯片最终性能,因此HPC芯片的物理设计十分关键。本文将基于台积电16nm Fin FET工艺完成一款HPC芯片的物理设计,提出了结合多位触发器和多源时钟树综合的优化方法。本文给出了高性能计算芯片物理设计中结合触发器布局和时钟树综合来共同优化提高设计质量的方法,主要工作有以下几个方面:(1)研究了模块的布局方法,提出了基于负时间裕量的触发器合并方法,分别采用多位触发器和一位触发器来布局HPC芯片核心运算子模块,对比实验结果发现基于负时间裕量的触发器合并在牺牲了1.5%的时钟偏差下降低了3.23%的功耗,并使得整个运算模块功耗降低了3.90%。(2)提出了基于二级并行驱动缓冲器的多源时钟树综合方法,并结合前文提出的多位触发器方法对HPC芯片的DDR4 PHY模块进行优化实验对比,实验结果表明,相比传统物理设计方法,结合多位触发器和多源时钟树的优化方法降低了17.24%的功耗且有效提高了时钟树质量。(3)采用本文提出的优化方法完成HPC芯片的物理设计,结果表明可以降低5.88%的功耗,并达到了设计目标。该HPC芯片即将量产。