逐次逼近（SAR）模数转换器（ADC）由于其结构上的优势逐步成为低功耗高精度ADC的主要架构选择之一。围绕低功耗、高精度及低成本的折衷，开展SAR ADC的系统结构和数字校准算法的研究是目前SARADC研究的热点之一。本课题在系统分析SAR ADC原理基础上，采用混合电阻电容架构研发了基于0.13m CMOS工艺的SAR ADC芯片，研究了新型架构Pipelined SAR ADC的系统实现结构，采用混合电容电阻架构设计了系统中第二级SAR ADC，进一步提高其综合性能；研究了用于Pipelined SAR ADC的数字自适应滤波算法，对其进行了算法建模与仿真验证；最后研发了用于自适应滤波算法的辅助参考ADC，完成芯片的电路设计和流片验证。论文主要研究成果及创新点如下：（1）采用5位电阻3位电容的混合架构设计了8位1Msps单端SAR ADC，该芯片集成了环形振荡器（OSC）、串行接口（SPI）等关键模块，使ADC的采样频率根据系统需求进行调节。为解决电阻电容结构带来的噪声增加、工作频率下降等问题，采用f-3dB,DAC和总噪声功率电压等参数约束，进行DAC中采样频率、噪声与功耗的折衷设计；为满足单端8位精度ADC对低失调轨到轨比较器要求，提出了在前置放大器中加入反馈电容和增加输入管面积的方法，使比较器失调电压小于2mV；提出了多个反向器和多个单端运放串联的低频环形振荡器结构，实现频率可调。芯片采用0.13m工艺实现，面积0.1mm2，测试结果表明芯片的微分非线性为+0.11/-0.18LSB，积分非线性+0.8/-0.04LSB，无杂散动态范围（SFDR）53dB，信噪失真比（SNDR）43.3dB，成本性能指数（FOMA）7.7pJ·m/con。（2）采用Pipelined SARADC架构设计12位2Msps ADC，该ADC将两个子SARADC通过乘法数模转换器(MDAC)连接起来。为保证采样精度和放大精度，优化控制时序逻辑，提出了采样相4个时钟周期、放大相位4个时钟周期的时序设计，解决Pipeline不交叠时钟和SAR采样时钟、多位逐次逼近时钟和清零时钟等系统时序问题。第一级6位子SAR ADC采用全电容结构实现，第二级7位子SAR ADC分别采用混合电容电阻结构和全电容结构实现。仿真结果表明混合电容电阻架构Pipelined SAR ADC的有效位可达10.5位，SNDR为65.0dB；全电容架构Pipelined SAR ADC的有效位为10.33位，SNDR为63.9dB。（3）为进一步提高ADC的精度，本文研究了数字自适应滤波算法，探索将LeastMean Square (LMS)、变步长LMS算法和Recursive Least Square (RLS)算法用于非理想ADC中。在LMS算法中，将步长的第一位作为小数点的位置，运算中产生的小数数据进行截位处理，解决了算法收敛的难点。FPGA验证结果表明非理想ADC的信噪比（SNR）由61.37dB提高到64.29dB，SFDR由80.68dB提高到83.65dB。在RLS算法中，涉及到矩阵乘法和除法的运算，算法参数λ是小数，运算过程中会产生精度较高的小数，为此采用浮点DSP实现算法的硬件验证。验证结果表明非理想ADC的SNR由11.31dB提高到20.88dB。用Simulink对变步长LMS算法进行建模，仿真结果表明变步长LMS算法在达到LMS算法校准精度情况下可以将收敛速度提高一倍。（4）数字自适应滤波算法中需要一个16位精度以上的辅助ADC，为此本文设计了可配置动态范围的1.2V电压16位1.25MHz Delta Sigma ADC。为实现可配置动态范围和降低功耗，提出了可配置阶数的Mash2-2调制器和可配置过采样率（OSR）的数字滤波器的设计，解决了高阶调制器不稳定性和OSR可调等难点。为分析非理想误差对调制器的影响，提出了对整个调制器和数字滤波器进行行为级建模和仿真，解决增益参数选取复杂，获得稳定性能等难点。芯片采用0.13m工艺实现，测试结果表明芯片的动态范围可以从55dB变化到95dB，最高有效位为14.07位，性能指数FOM为162。本论文的研究成果可望为低功耗高速高精度ADC设计和数字校准算法领域提供一定的技术参考。