信号在信道中传输不可避免地会受到干扰，为了提高信号传输的可靠性，需要进行信道纠错编码。其中卷积码由于其出色的纠错性能而得到了广泛使用。Viterbi译码算法是一种卷积码的最大似然译码算法，通过寻找译码器接收序列和卷积编码器的输出序列之间的最大似然函数来得出译码结果。　　 本文用Verilog硬件描述语言设计、开发了一个可在电力线通信(PLC)系统中使用的编码、译码系统，编、译码分别采用的是(2,1,7)卷积编码及其Viterbi译码。　　 本文的主要工作：　　 首先对信道编码技术进行了研究，对卷积码的原理进行了分析，接着着重阐述了Viterbi译码的算法，并讨论了几种改进算法性能的方法，然后针对(2,1,7)卷积码的Viterbi译码器进行了结构分析和模块划分，并用Verilog语言在QuartusII平台上对卷积码编码器和Viterbi译码器的各个模块进行设计。最后给出了用ModelSim仿真的结果，验证了设计的正确性。