目前的计算机网络中，公钥加密算法仅用于对称加密算法密钥的保护，而需要保密的数据主要是通过对称加密算法处理的。因此对称加密芯片的研究对于网络用户的安全通信和未来的网络发展具有重要的作用。 在网络应用数据日益增长和人们的保密需求不断增加的今天，基于现场可编程门阵列(FPGA)设备构造的硬件加密芯片已经成为现在的研究热点。尽管目前已经有很多加密芯片的数据输出速率达到了10Gbps甚至100Gbps，但是实现的硬件花费很大，仅能作为主干网的数据加密处理器。而适合于广大接入网用户的加密数据吞吐率在千兆以内，并且低成本、低功耗的加密芯片设计还很少。这使得一般网络用户的通信信息难以得到有效的保护。 针对上述的问题，论文选择具有代表性的对称加密算法AES和IDEA作为研究对象，并且基于查找表(LUT)设计了低功耗的AES和IDEA加密芯片。论文通过总结AES和IDEA加密算法的实现方法和结构，提出对AES算法的Sbox模块及IDEA算法的模216+1乘法模块的实现方法改进。同时为了降低功耗，我们在芯片的整体结构上采用了折叠结构。在Xilinx Vertex-Ⅱ XC2V1000型FPGA上，我们的设计通过了Modelsim仿真及Synplify综合实验。论文设计的AES加密芯片的最高数据输出速率达到了467.3 Mbps，使用LUT单元2242个。相比全流水线芯片的设计，在满足接入网数据传输速率的要求下，论文的AES加密芯片设计降低了80％的LUT使用量。论文设计的IDEA加密芯片的最高数据输出速率达到了48.96 Mbps，使用LUT单元5888个。输出速率虽然较低，但LUT的使用量在同类的低功耗IDEA加密芯片设计文献中是最低的。 论文将所有设计的功耗直接与LUT单元的使用量相联系，解决了应用不同FPGA设备实现的加密芯片功耗难以比较的问题，也给相关的研究提供了参考。