低密度奇偶校验（Low-Density Parity-Check,LDPC）码是一种接近Shannon极限的信道编码，在极低的信噪比环境下仍能获得优异的误码率性能，目前已成为编码界的热门研究课题之一。本论文从理论研究和硬件实现两个方面对LDPC码进行了深入研究，并最终完成了LDPC码的译码器硬件设计。　　 在理论研究方面，论文首先研究了LDPC码的结构和几种校验矩阵的构造方法，包括Gallager码、半随机LDPC码、准循环LDPC(QC-LDPC)码和非正则LDPC码。然后，详细分析了几种传统的编码算法以及基于近似下三角阵的有效编码算法。最后，在译码方面重点分析了和积译码算法和对数域的和积译码算法，并对译码过程中的量化问题进行了深入的研究，提出了一种有效的译码量化实现方案。　　 在理论研究的基础上利用Matlab软件编程完成了LDPC码校验矩阵和生成矩阵的构造，然后对易于硬件实现的Log-BP算法进行了性能仿真，仿真结果表明Log-BP算法作为硬件译码的算法在性能上完全满足设计要求。　　 在硬件实现方面，根据LDPC的译码算法，提出了对应的部分并行译码结构。围绕着该LDPC码，对结构中的各部分功能模块作详细的介绍。在该部分重点探讨了以下几项内容：　　 ·部分并行译码结构；　　 ·初始化信息，外部进化信息的量化；　　 ·译码器各部分功能模块的FPGA实现。　　 最后，运用VHDL编程语言在QuartusⅡ软件平台上，完成了LDPC基于对数域的和积译码器的硬件设计。