随着电路尺寸进入深亚微米领域,金属层数和堆叠通孔在增加,布线间距在减小,原先可以忽略的耦合电容如今却成为了电路中不可忽略的一部分。耦合电容和串扰是密切相关的,给电路带来的影响可以分为延迟和功耗两个方面。因为串扰的存在,静态信号会发生逻辑信息的错误,非静态信号还会发生时序的变化,具体来看,信号的毛刺会增加,上升沿和下降沿的时间也会发生变化,这种变化会严重影响信号的传输。在这个背景下,提出互联线路中的防串扰技术显得尤为重要。如今防串扰技术大致可以分为三类:物理级别技术、晶体管级别技术和寄存器级别的技术。其中,物理级别的技术主要是通过间隔线、屏蔽线和中继线等来从物理层面隔开互联线,以达到减小串扰的目的,但是物理级别的方法需要对电气的布局有深入的了解,而且因为引入了新的布线,整体上会有比较大的面积开销,另外,放置屏蔽线的手段不能让相反方向同时转换的问题得到避免。晶体管级别的技术主要是通过倾斜相邻导线的信号转换时序,防止同时发生相反的转换,这种方法存在面积开销问题,以及发送端和接收端的时序问题。寄存器级别的技术主要是各类编码技术,包括检错/纠错码、联合串扰避免/纠错码、串扰避免编码,这些编码方式可以在面积和设计成本之间提供很好的折中,但是其中的检错/纠错码以及联合串扰避免/纠错码不能完全忽略串扰故障。串扰避免编码可以完全忽略高等级的串扰故障,但是很多编码都存在非线性的问题,导致编码器和解码器的设计会非常复杂。本文基于斐波那契数字系统,深入研究探讨了一种线性的串扰避免编码方案,分析了无禁止模式串扰避免编码的特性。根据这种编码方案,基于Cadence设计系统,我们提出了相对应的编解码器硬件电路结构,进而搭建了整个用于测试的通信系统,对整体结构进行了细节上的添加和研究,分析了在不同信道条件下的编码方式作用效果。本文首先介绍了深亚微米领域的串扰研究背景,然后介绍了目前防串扰技术研究情况,在此基础上提出了我们整个电路使用的串扰避免编码方案,也就是无禁止模式串扰避免编码。我们对此种串扰避免编码进行了硬件结构设计,最后进行了实验的测试分析。在信道条件良好的情况下,本文设计的编解码器带来了受害者信道30%-40%抖动的降低,超过40%信噪比的提升。在信道条件本身就很恶劣的情况下,本文设计的编解码器无论对于受害者信道还是侵略者而言,都会带来20%-50%的抖动降低和不同程度的信噪比提升。综上,本文设计的编解码器基于线性算法,构造简单,可以有效的避免不理想的传输情况发生,减少信道中的串扰,带来信号传输的信噪比增加和抖动降低,提升整体的传输性能。