随着现场可编程门阵列(Field-Programmable Gate Arrays,FPGA)地快速发展,FPGA器件逐渐呈现出大容量、高性能、高复杂度等特性,这些特性推动FPGA由通用型半导体器件向平台化系统级器件演变,这些实现都需要借助专业高效的FPGA应用软件来完成。逻辑综合是FPGA应用软件中一个关键的步骤,其优化结果直接影响着后续的布局布线等操作。针对FPGA发展中综合问题的重要性及时序电路设计的复杂性,本论文对逻辑综合中的时序逻辑优化算法进行了研究,通过分析时序网络图结构对算法的影响,着重对基于重定时的时序逻辑优化算法和基于信号一致性的时序逻辑优化算法进行研究。　　 本文在线性重定时算法的基础上,增加对关键节点的入度和出度地考量,提出了一种改进的快速最小周期重定时算法。该算法首先通过迭代搜索到所有的关键节点,制定一个基于扇出因子影响的选择规则,对关键节点有选择性地进行重定时,增量实现时钟周期最小化;然后在不影响关键路径延迟的前提下,执行寄存器共享,进一步达到节省寄存器资源的目的。该算法也可以与工艺映射结合使用,实现最小时钟剧期地同时,消耗更少的寄存器资源。实验结果表明,与同类算法相比,该算法在得到最小时钟周期地同时,寄存器数平均减少11%,算法运行速度提高了9%。　　 本文提出对一般时序网络中存在的冗余寄存器进行分类处理,按照每类冗余寄存器的特点分别采用三种冗余移除技术。本文提出将冗余寄存器分为三类:在所有可达状态空间输出端逻辑值恒为常数的寄存器、具有相同输入端的寄存器和对原始输出端逻辑值无影响的寄存器。本文算法的提出是基于AIG(And-InverterGraphs)时序图的,并利用三值模拟、寄存器共享和逻辑影响锥化简三种技术分别实现对三种冗余寄存器的消除,从而减少寄存器数和节点数,实现对时序网络的优化。实验结果表明,通过这种优化方法可以使寄存器规模平均降低23%,逻辑节点数平均降低26%。　　 最后,为了在时序逻辑综合中使电路面积和关键路径延迟同时得到快速优化,提出了一种改进的基于假设后验证的优化算法。在位并行随机模拟提取候选属性不变量之前,利用寄存器共享来降低初始候选不变量数目,有利于降低SAT程序地频繁调用;然后利用推测化简模型和改进的数学归纳法将基本条件和归纳步骤合并处理。实验数据表明,与原始电路相比,该算法对电路中的寄存器数和节点数分别平均降低41%和48%,关键路径延迟下降30%;与同类算法相比,该算法运行速度可以平均提高12%。　　 综上所述,本文主要提出了1)一种基于关键节点扇出因子影响的改进的线性重定时算法来增量实现时钟周期最小化,2)一种基于AIG时序图的冗余寄存器分类的面积优化算法,3)一种基于属性不变量生成和数学归纳法的时序逻辑优化算法,能够实现对电路规模和关键路径延迟同时进行有效优化,而且该算法易于时序等价验证。通过与其他算法的比较,实验结果进一步验证了本论文所提出的时序逻辑优化算法的有效性。