随着多媒体应用领域的快速发展,新一代静止图像压缩标准——JPEG2000已在2000年11月完成了标准的制定。由于该标准采用基于提升的离散小波变换作为其时频分析的核心,使得提升小波变换成为研究的热点。 提升算法具有许多良好的特性:不依赖于傅立叶变换,有效避免了传统的基于卷积的算法中的冗余计算,降低了运算复杂度;可进行基于in-place存储的运算,减少了存储器开销;正反变换的硬件架构是完全相同的,反变换只是正变换反向的一个操作;内在并行的处理结构,提高了运算速度等。提升小波这种易于硬件实现的优点,使得对于基于提升格式小波变换的硬件电路结构设计得到了广泛研究。如何设计结构简单,实时性好同时具有面积小功耗低的小波硬件实现方案已成为富有挑战性的课题。 本文在深入研究了小波提升算法的基础上,根据硬件设计的要求,首先通过Matlab数学软件的分析评估,找出满足JPEG2000有损压缩所需要的硬件最佳精确度,确定最终的数据通道,滤波器系数和输入输出结果的位宽分别为20bits,14bits和16bits。同时对小波变换中的边界延拓算法进行了讨论。接着,根据小波提升算法和VLSI实现的特点,提出了一种新颖的调度方法,通过读取少量数据进行行滤波操作,并实现和列滤波的并行处理,有效地减少了片内存储容量。然后给出了一套适合于5/3整数小波和9/7浮点小波的二维离散小波变换硬件结构的设计方案,整个结构设计采用流水线设计方法,加快了处理速度,提高了硬件资源利用率。最后,采用Verilog硬件描述语言对整个结构进行寄存器传输级描述,并进行了功能上的仿真验证,给出了仿真结果。仿真结果表明,在50MHz系统时钟下,采用9/7滤波器经3级分解,每秒钟可处理21帧大小为1280×1024×8bit的灰白图像。