随着无线通信技术的发展，无线局域网(WLAN)技术也在不断发展，各种无线局域网标准不断被提出，总的趋势是速率越来越高，安全性越来越好，服务质量越来越有保证。与此相对应，与标准相对应的WLAN收发信机的设计也成为研究的热点。在WLAN802.11a的射频前端电路中，基于锁相环(Phase Locked Loop，PLL)的频率综合器是其中一个基本组成部分，现代通信系统的飞速发展要求频率综合器能应用到多个系统和标准上，不同的标准虽然频带相似但中心频率和频带宽度却有所不同。因此，研究实现应用于多个相近频段标准的可编程分频器是十分必要的。 随着集成电路设计的发展，电路规模的不断扩大，基于半定制集成电路设计得到了快速的发展，芯片特征尺寸的减小，使得传统的半定制设计流程不再适应深亚微米工艺下的半定制集成电路设计，优化设计流程成为必然。 集成电路进入深亚微米工艺阶段，系统芯片功能更加强大，同时也带来了一系列的设计和测试问题。电路规模的不断扩大使得芯片的后期测试成本不断增加，另外，传统的模拟、验证和测试方法已难以全面验证电路设计和制造的正确性，测试已成为了迫切需要解决的问题。利用设计早期的可测性设计方法可以一定程度上解决这一难题。 本文首先介绍了深亚微米工艺下的数字集成电路半定制设计方法。通过初步综合和初步布局布线，将后端数据返标到前端设计工具，生成自定义线负载模型，对传统的半定制设计进行了优化，使其更适用于深亚微米工艺下的设计。并对IR压降和电迁移现象等影响信号完整性的主要因素作了介绍。通过分析提出了适用于大规模设计时一种既简单又实用的层次化电源管理方法，主要讨论了对内核电源环的设计，进而确保了电源分配的合理性、可靠性，提高了设计效率。也对基于内部路径扫描的可测性设计和基于标准单元的可测性设计进行了讨论。 在两个合作项目的资助下，本文利用半定制的标准单元设计方法，设计实现了应用于WLAN 802.11a标准的PLL频率综合器中可编程分频器和应用于DVB-T标准的PLL频率综合器中可编程分频器。其中，应用于WLAN 802.11a标准的PLL频率综合器中可编程分频器模块已通过TSMC 0.18μm CMOS工艺成功流片并测试。测试结果表明，通过控制芯片的预置逻辑，分频器能精确地完成与控制端口相匹配的分频功能，实现了应用于WLAN 802.11a频率综合方案。应用于DVB-T标准的可编程分频器已通过TSMC 0.18μmCMOS工艺流片，并提出了测试方案，待流片后测试。 论文的最后还以RS(255,239)编解码器为例对基于内部路径扫描的可测性设计和基于标准单元的可测性设计进行了研究，并给出了相应的结果。