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随着人们对存储器件性能要求的提高,Flash闪存技术越来越无法满足人们的需求。铁电存储器因为具备更高的存储密度,更低的能耗,更快的读写速度受到广泛关注。可是目前已经市场化的铁电存储器为电容式,它是通过铁电薄膜极化翻转时电容的改变来实现数据的读写,对数据具有破坏性,发展研究受到限制。铁电隧穿结存储器作为铁电存储器的分支,由于它可以实现数据的非破坏性读出且当铁电势垒层的极化性能很弱时,依然可以工作,增强了器件的使用周期,形成了新一轮的研究热潮。本论文采用钙钛矿结构的PZT铁电薄膜作为铁电势垒层,用脉冲激光沉积(PLD)技术分别在(001)Sr TiO3(STO)衬底和(001)Nb:Sr TiO3(NSTO)衬底上沉积PZT薄膜以形成铁电隧穿结,探究了工艺参数、电极材料对隧穿结结构、性能的影响,并对形成隧穿效应的机理和隧穿结电荷输运的机制进行了初步研究。1、首先在STO衬底表面形成原子级台阶形貌,然后在(001)STO衬底上先后制备SrRuO3(SRO)和Pb(Ti52Zr48)O3(PZT)薄膜,研究工艺参数(主要是衬底温度和氧分压)对薄膜取向,铁电性能及薄膜表面形貌的影响,探究薄膜沉积的最佳工艺参数。结果表明薄膜沉积过程中衬底温度、氧分压显著影响薄膜的取向结晶,铁电性能及表面形貌。SRO和PZT的最佳工艺参数分别为700℃,20 Pa和600℃,20 Pa。2、在最佳工艺参数的条件下制备了不同厚度(~134.5 nm,86.5 nm,41 nm和8 nm)的PZT薄膜,探究了厚度对PZT薄膜铁电性的影响。并测试8 nm PZT薄膜的隧穿效应及极化电压对隧穿效应的影响。结果表明:PZT薄膜的剩余极化(2Pr)随厚度减少呈下降趋势。Au/Ti/(8 nm)PZT/SRO/STO隧穿结在±6 V极化电压作用下,具备最大值达到约126的隧穿电阻(TER)值。极化电压的值会影响势垒层的铁电性能,进而影响TER,过大的极化电压会破坏势垒层的铁电性能,TER值减小。TER值总体随极化电压的增加呈现先上升后下降的趋势。3、采用第三章PZT最优生长工艺(600℃,20 Pa)在NSTO衬底上制备8 nm PZT薄膜,以Au/Al作为NSTO的接触欧姆电极,以SRO和Au/Ti为上电极制备两种隧穿结,结合Au/Ti/PZT/SRO/STO隧穿结,研究电极材料对TER的影响及引起电流变化的原因,同时通过拟合极化后的电流,研究隧穿结电荷输运机制。结果表明:Au/Ti/PZT/NSTO隧穿结的最大TER达到约1120,SRO/PZT/NSTO隧穿结的最大达到约150。引起电流变化的原因主要归结于上下电极屏蔽长度的差异,导致铁电势垒层势垒高度的变化。半导体衬底的加入能增加TER是因为半导体电子耗尽区的出现增加了势垒宽度。Au/Ti/PZT/SRO/STO和Au/Ti/PZT/NSTO的电荷输运机制为肖特基发射。