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在过去的几十年中,无线电市场的需求呈指数增长。为了迎合市场的需求规律,在新无线电标准下,必须降低无线设备的制造成本、提高电池使用寿命、降低无线电设备功耗。频率合成器是无线收发器中最重要的组件之一。随着射频(RF)技术的发展,低噪声、低功耗频率合成器是未来的发展趋势。锁相环是频率合成器的典型代表,本文设计并实现了一款低噪声锁相环。首先分析了锁相环的环路传输特性,环路稳定性及电路的性能。然后分析各个模块噪声对环路噪声的贡献。本文分别设计了两种类型的压控振荡器,一种是基于自偏置线性跨导技术的CMOS LC压控振荡器,采用NMOS和PMOS开关晶体管降低了功耗;消除了单端NMOS或PMOS的LC振荡器结构中所需要的RF扼流圈电感,大大降低了芯片面积;另一方面通过从MOS器件漏级到LC谐振回路的容性反馈提高振荡幅度和减少LC回路负载,并通过理论计算和仿真证明了其优越的相位噪声性能。该VCO采用65nm CMOS工艺测试,实现了包括调谐范围的品质因子(FOMT)196.5～199.5dBc/Hz。另外设计实现了一种差分结构的环形振荡器,该结构的压控振荡器由自偏置结构和对称负载的延迟单元组成,有效的抑制共模噪声,降低电源波动和外界扰动对压控振荡器噪声的影响,通过缓冲单元,输出差分信号被转换为50%占空比的时钟信号。仿真结果显示,该压控振荡器具有较低的相位噪声,满足锁相环的性能要求。另外同时设计了鉴频鉴相器、电荷泵、滤波器、分频器等模块,最后使用Matlab仿真验证了整体系统的稳定性。所提出的锁相环采用了 0.18μmCMOS进行了版图设计及后仿真,核心芯片面积为0.24mm2,锁相环的输出频率范围:0.13～1GHz,1MHz偏移处的相位噪声为-85.1～-89.4 dBc/Hz,在1.8 V电源电压下的功耗为2.8～8.6mW,锁定时间小于50μs。