单片集成ADC已广泛应用于无线通讯、数据采集等领域。随着这些领域的飞速发展，作为系统数据处理的核心模块，ADC在满足高速高精度同时，如何优化系统结构与单元电路来降低功耗已成为当今关注的热点。因此，论文以降低功耗为目标，研究并优化Pipelined ADC系统结构和关键单元模块，并设计了一款3.3V 10位100MHz采样率的Si-CMOS Pipelined ADC。基于Pipelined ADC系统噪声限制、主要功耗单元理论分析和系统参数建模，推导出各模块功耗与系统参数的制约关系，提出了一种新型最小比较器数目算法，并将该算法与Scaling down技术相结合，获得了优化Pipelined ADC系统功耗的最优级精度分布理论。根据该理论制定出系统优化方案，通过MATLAB和SIMULINK工具验证，获得了带校正的10位100MHz流水线ADC功耗最低时对应的8级拓扑结构，级精度分布为（3，2，2，2，2，2，2，2）。结合电路具体工作状态和工艺线电容失配等实际情况，最终确定了（3，2，2，2，2，2，3）的7级架构作为ADC系统结构。分别研究了Pipelined ADC的S／H单元、比较器、MDAC电路和采样开关，并对应提出了优化方法。其中，针对S／H单元的Folded-Cascode放大器，提出了一种新型时钟馈通频率补偿方案，在避免运放产生额外功耗的同时，建立时间缩短了22.7％；新型预放大锁存比较器结构减少了比较器功耗，100MHz采样频率下仅为118μW，输出信号延迟时间低至231ps；MDAC电路除引入Scaling down技术按比例逐级缩减功耗之外，其两级运放中连续型和开关电容型共模反馈电路的有机结合，使得输入级负载电容由pF量级降到10^-2pF量级，显著降低了运放驱动负载的功耗，确保运放实现高性能指标；而高线性CMOS自举采样开关，有效抑制了采样时间不确定、时钟馈通和电荷注入等非线性误差，线性度由普通MOS开关的58dB提至89dB。基于混合信号集成电路版图设计原理和设计规则，采用中芯国际3.3V／0.35μm 2P4M CMOS数模混合工艺，结合所设计的ADC系统特点和实际的工艺情况，完成了10位100MHz ADC系统的版图设计，面积为2.5×2.4mm²，共28个压焊点。进而，借助Cadence的LPE工具完成整体版图后仿真，结果表明，在3.3V电源电压下，DNL≤±0.2LSB，INL≤±0.49LSB，均小于典型要求±0.5LSB，奈奎斯特采样频率下的SFDR为75.06dB。考虑到工艺容差，分别在SS、TT和FF模型下对系统进行工艺角分析，对应ADC功耗值为84mW、89mW和96mW。