随着集成电路的生产工艺不断进步,显示驱动芯片得以飞速发展。显示驱动芯片规模不断扩大,承担了更多的功能。显示驱动芯片结构复杂程度的不断上升,不仅会对芯片设计提出更高的要求,也会给芯片成品测试带来更多的挑战。现如今的消费电子市场芯片产品迭代周期不断缩短,为提高芯片的品质,降低芯片成本,减少芯片测试时间,可测试性设计逐渐占据了重要地位。可测试性设计主要方法是将芯片测试纳入芯片的设计规格中,通过在芯片中添加不影响正常功能的电路结构,以增强电路的可测试性,从而减少测试成本。本文源于企业项目,制定了一款显示驱动芯片数字电路部分的可测试性设计方案,并验证了其可行性。该款显示驱动芯片是专用于手机显示面板的高性能芯片,其内部存储器数量较多,芯片运行速度较快,时钟规划较为复杂,极大的增加了该芯片的可测试性设计难度。对集成电路可测试性设计的主要方法进行研究,包括扫描插入测试方法,边界扫描测试方法,逻辑内建自测试方法和存储器内建自测试方法。通过分析每种设计方法的优缺点和应用场景,结合该款显示驱动芯片,确定使用扫描插入测试方法完成可测试性设计。深入研究扫描插入测试基础测试架构。采用多路选择触发器替换电路中的触发器,链接所有的扫描触发器形成扫描链。在此基础上分析可测试性结构的不良影响和优化途径,并实现可测试性设计的基础测试模式。结合该款显示驱动芯片的测试目标,增加测试节点以提高测试覆盖率。采用扫描压缩方法,解决了测试时间过长的问题。使用片上时钟进行全速测试,攻克了高速电路中时序测试的难题。制定扫描移位分组方案,完成了低功耗可测试性设计。本文在联电55nm工艺上完成该款显示驱动芯片的可测试性设计,使用Tetra MA X软件生成测试激励,分析测试覆盖率。在linux环境下搭建仿真验证平台,使用测试激励进行VCS仿真,验证了测试激励的有效性。芯片的总面积约为2.03×106平方微米,其中额外添加的可测试性设计电路占6.37%。测试覆盖率最高为94.18%,测试激励数量为7540段,平均翻动率为19.55%。结果表明了该芯片中的可测性设计结构的有效性,实现了较高的测试覆盖率,并显著降低了芯片量产测试成本,提升了芯片品质。