随着多媒体时代的到来,视频成为了当今社会获取信息的主要途径之一。在视频分辨率和帧率不断提升的同时,高质量的视频对存储系统和传输信道也有着极高的要求。因此对于视频编解码标准的选取尤为重要。为了实现高质量视频的实时解码,本文选择FPGA来实现H.264编解码标准的解码器设计。首先,本文介绍了H.264标准的相关概念,对比了各种解码方式的优缺点。分析了H.264编解码器的结构和流程,将解码器分解为熵解码器、反量化反变换解码器、帧内预测解码器和帧间预测解码器四个模块。其次,本文对各个解码器模块进行了优化。采用分组计算的方法减少了熵解码器查表次数和遍历深度。在反量化反变换解码器中,将二维反变换转化为了两次一维蝶形运算,降低了算法复杂度。利用4个可重构的计算单元,将帧内预测的17个预测模式的预测计算方式统一,节约了资源。每个时钟周期可实现4个像素的帧内预测解码。帧间预测解码通过运动矢量定位参考像素的方式,内插计算预测像素值。最后,将各个解码器模块通过状态控制机整合,实现了各个模块的功能。在Altrea的Cyclone IV的EP4CE40F23C8N平台上使用Quartus II自带综合工具进行综合,在Modelsim环境下进行仿真。并使用黑盒验证的方法,以JM86为参考模型对解码器进行了性能分析。结果表明,解码的视频质量峰值信噪比都在40dB左右。当解码器运行在最高频率时可以完成720@30fps的视频实时解码。本设计能够支持H.264的基本档次解码需求。