数字信号处理技术的迅速发展使得模数转换器(ADC)成为信息系统的关键单元,对于高精度数字通信、仪器仪表和雷达系统等应用,大量需要,而流水线ADC是主流选择。因此本文的目标是基于深亚微米CMOS工艺实现一种低功耗高速高精度的流水线ADC。值得注意的是随着当今集成电路制造工艺的不断发展,沟道长度和电源电压逐渐缩减,使得MOS管本征增益和输出摆幅都会受到限制,增加了模拟集成电路设计的困难。本文先对流水线ADC的基本结构和工作原理进行了简要分析,讨论了运算放大器的非理想效应包括运放有限的增益、非线性和有限的带宽。对集成电路制造而言电容失配是必然存在的,文中对DAC电容失配对ADC性能的影响做了进一步分析。为了减少功耗,流水线ADC采用了无采保的结构,因此对Sub-ADC和MDAC之间的采样失配误差进行了详细讨论。噪声是限制高精度ADC的关键因素,对其也进行了仔细研究。论文以上述非理想因素的分析为基础,优化提出了低功耗流水线ADC的系统结构。基于TSMC 65nm 1.2V CMOS工艺,提出了一种16位100MSPS低功耗流水线ADC。提出了多级运放频率补偿方法常规密勒反向间接补偿技术(RMRIC),实现了一种超高带宽快速建立的三级运算放大器。仿真结果表明所设计的运放驱动一个2pF的负载电容实现了9.25 GHz的超高带宽。对于14位的精度运放建立时间为3.35ns,功耗仅为16.5mW,满足第一级MDAC的指标要求。为了减少失调电压,采用预放大级和输入输出失调存储技术设计实现了一种可再生的比较器,其失调电压标准差仅为0.7mV,传输延迟为158ps。希望在实现高速高精度同时减少ADC的功耗,数字校准技术是一个必要的选择。为了消除电容失配误差、增益误差以及非线性误差同时考虑到电路实现的复杂度和面积,提出了一种利用比较器阈值变化的伪随机码(PN)注入数字后台校准技术,经过行为级的仿真验证,数字校准算法明显提升了流水线ADC的性能,包括有效位数和无杂散动态范围的改善。关键电路和校准技术共同组成了1.2Vpp量化范围的100MSPS低功耗流水线ADC。所设计ADC的整体有效面积为2.05mm~2,功耗为230mW。后仿结果表明对于未校准ADC当输入正弦信号频率为4.6MHz,ADC的有效位数ENOB为13.23位,SNDR为81.4dB,SFDR为91dB;当输入信号频率增加到接近奈奎斯特速率取值47.95MHz时,其ENOB为12.66位,SNDR为78dB,SFDR为83.7dB。在校准之后同时考虑到噪声的影响,流水线ADC有效位数ENOB达到14位,SNDR为86.1dB,SFDR为98.1dB。所实现流水线ADC的Walden优值和Schreier优值分别为142fJ/conv-step和171.1dB,与最近发表的高速高精度流水线ADC相比有最好的潜在性能,满足了低功耗高速高精度的设计目标。