作为模拟电路和数字电路的接口，ADC是收发机中的关键模块之一。随着高速高精度ADC的发展，模拟输入端对噪声的干扰异常敏感，因此高速ADC的性能很大程度上受到了外围电路设计和整个电路板设计的影响。另外影响高速ADC动态性能的因素也很多，比如输入信号幅度、时钟抖动、相干采样等。如何有效的评估高速ADC的性能已成为国内外研究的热点。　　本文结合课题组项目的需要，以12Bit高速ADC芯片AD9238为例，进行了高速ADC测试技术的研究，探索出了一套适合高速ADC测试的方案及流程。具体研究内容如下：首先本文介绍了高速ADC的静态指标和动态指标的测试方法，其中包括码密度法和基于数字频谱分析的动态测试。然后详细介绍了测试平台中高速ADC测试PCB的设计方法，包括原理图的分析、原理图仿真、高速混合信号的PCB布局布线、基于IBIS模型的信号完整性分析及基于PDN网络的电源完整性分析等。接着搭建了以TI公司TSW4806 EVM为时钟源、E4438C为信号源的较低成本、开发周期短的测试平台，验证了1MHz、10MHz及20MHz不同频率下AD9238的性能。测试结果表明：在60MHz采样、20MHz模拟输入下，其SFDR高达75dB，有效位数达10.6Bit。另外本文还探讨了不同幅度、以及模拟输入端有无滤波器下的动态性能。最后结合实际测试情况，对低频输入下导致 AD9238的性能不太理想的因素进行了验证与分析，对高速ADC的测试及工程应用提供了一定的指导意义。