频率合成器作为通信系统的核心,可应用于仪表技术、雷达、航天等诸多领域,随着电子设备的飞速发展以及器件工艺水平的不断提高,对频率合成器的相位噪声、杂散等性能要求愈发严格。如何将直接数字频率合成(DDS)和锁相环频率合成(PLL)两种技术充分结合,进行高性能频率合成器的研制工作显得十分重要。本文首先论述了频率合成器的背景意义及频率合成技术的发展,重点分析DDS和PLL的原理和组成结构,对两者的相噪、杂散等基本特性进行了具体分析。考虑到传统单一的频率合成技术有所限制,本课题采用DDS和PLL的混合式频率合成技术,给出了三种常用DDS+PLL组合结构,综合本文指标要求与可行性考虑,选择DDS直接激励PLL方案进行S波段频率合成器的设计。其次,介绍了频率合成器的设计实现。采用模块化设计思想,以FPGA为中控单元,选取性能优良的DDS芯片AD9910和低噪声数字鉴相芯片ADF4108为核心构建信号发生模块。同时利用仿真软件ADIsimPLL 4.20进行锁相环电路设计,实现PLL器件参数和相关特性仿真,验证电路功能的同时提高了设计效率。详细阐述了DDS模块和PLL模块的逻辑时序实现,FPGA通过接收上位机命令转换为对应寄存器的时序协议,并进行相关操作控制信号输出。最后,在完成硬件电路、软件程序设计和调试基础上,搭建了功能实验环境。通过对频率合成器的整体测试,能够稳定输出2.1GHz~2.85GHz的S波段信号。选取不同频点进行测试,计算分析表明,该频率合成器的相位噪声优于-115dBc/Hz@1MHz,杂散优于-60dBc,基本满足要求。