【摘 要】
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在集成电路、通信系统中,锁相环被广泛用于产生时钟或载波。随着现代技术的发展,不但要求锁相环产生的频率更精准、更稳定,为了减小噪声和干扰,对降低锁相环的相噪也提出了更高的要求,因此低相噪锁相环的研究和设计随着电子技术的发展变得更加重要。本文对传统电荷泵锁相环（Charge Pump Phase Locked Loop CPPLL）和亚采样锁相环（Sub-Sampling Phase Locked L
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在集成电路、通信系统中,锁相环被广泛用于产生时钟或载波。随着现代技术的发展,不但要求锁相环产生的频率更精准、更稳定,为了减小噪声和干扰,对降低锁相环的相噪也提出了更高的要求,因此低相噪锁相环的研究和设计随着电子技术的发展变得更加重要。本文对传统电荷泵锁相环（Charge Pump Phase Locked Loop CPPLL）和亚采样锁相环（Sub-Sampling Phase Locked Loop SSPLL）的噪声模型进行了研究,对锁相环的稳定性进行了分析。相比较传统电荷泵锁相环时钟,亚采样锁相环电路中的分频器不在鉴相调节环路内,分频器自身不贡献输出噪声,而且避免了传统结构中鉴相器和电荷泵噪声传输到输出端放大N2倍带来的问题,从而降低了电路的输出噪声。本文以此为出发点,提出了一种改进的亚采样锁相环结构降低锁相环的噪声。依据设计指标、根据模块电路功能,特别从低噪声角度出发,对鉴相器、电荷泵、滤波器、压控振荡器等模块进行了电路设计,基于SMIC 0.18μm CMOS工艺对各模块的功能和技术指标进行了仿真验证。为了验证锁相环的低噪声特性,对锁相环电路和版图进行了前仿真和后仿真,前仿真的结果表明本锁相环的整体功耗为3.387mW,锁定频率范围为180MHz-440MHz,锁定时间为9.352μs,整体相位噪声-105.133dBc/Hz@1MHz,后仿真结果表明本锁相环的整体相位噪声为-103.019dBc/Hz@1MHz,仿真结果表明本文的低噪声设计方案和模块低噪声设计技术是可行的,达到了低相噪的设计要求。本文设计的低相噪锁相环内嵌于射频发射器电路之中并进行了流片,当芯片外接9.84375MHz的晶振时测得芯片输出频率为315.0MHz,证明锁相环电路设计正确、工作稳定、锁定频率准确;射频发射器芯片整体相噪为-80.31dBc/Hz@1MHz,达到了工程设计目标和应用要求。
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