随着集成电路进入SoC时代,功耗问题对芯片设计提出了严峻的挑战.功耗限制了移动计算设备的电池使用时间,消耗了巨大的电能,增加了芯片和系统的设计与维护成本,极大地影响了芯片工作的稳定性,并限制了SoC性能的进一步提高.单纯靠工艺降低功耗的技术已经不能满足高性能SoC的功耗约束,因此功耗问题开始成为阻碍SoC深入发展的最主要因素之一. 本文以聚芯SoC片上系统为研究原形,深入分析了当前ASIC设计流程中的功耗优化技术,提出了一系列实用有效的功耗分析与优化方法.主要取得以下研究成果： (1)提出了一种功耗分析的优化方法.针对当前主流EDA工具进行功耗分析效率低下的缺点,在分析传统方法进行门级功耗分析的基础上提出了基于时钟树功耗预提取的功耗分析优化方法,利用此方法可以消除传统功耗分析方法中的冗余计算,从而能够快速得到SoC的功耗数值,为低功耗设计提供指导; (2)提出了自动门控时钟技术在工程应用中所面临的问题以及相应的解决方案.利用EDA工具使用自动门控技术是目前ASIC设计流程中最有效的功耗优化技术之一,同时还可以带来芯片面积的降低,但在没有ICG单元库的设计流程中使用这种技术还有许多问题.本文重点分析并解决门控时钟的时序分析、可测性设计以及等价性验证等问题,最大程度地在降低芯片功耗的基础上确保芯片设计的可靠性; (3)提出了利用应用输入向量控制技术降低静态功耗的快速算法.针对传统方法效率低下的缺点,创造性地将信号概率模型应用到查找最小漏电功耗向量的过程中,从而加速计算提高效率; (4)提出了可降低动态功耗与静态功耗的自适应门控技术.在分析了传统门控时钟技术以及IP核工作原理的基础上,提出了对IP核设计的低功耗改造方法,只需要添加简单的监测逻辑就可以自动打开/关闭该IP核的时钟,在不影响正常工作的前提下降低动态功耗,同时可与门控电源技术相结合以降低漏电功耗; (5)提出了面向低功耗的可重构技术.针对当前片上Cache占有大量SRAM资源的问题,提出了合理利用片上Cache资源的相互独立的软硬件方法,即把Cache的SRAM重构为程序数据区的方法,应用到嵌入式领域中不仅可以节省系统功耗,还可以降低特定应用下的芯片封装成本;介绍了异构多核的聚芯SOC2000的设计方案,从CPU核的改造方案,双核通信模块设计与互连方式,引导方案以及同步方法,进一步提出了多核与单核间互相重构的方法,不仅可以降低聚芯SOC2000在特定应用下的功耗,还可以增加可工作芯片的成品率. 聚芯系列SoC平台下的实验结果表明,本文已经在SoC功耗优化技术研究上取得了一些有意义的成果,并具有较好的实用性,部分成果可以直接应用在后续的设计中去,为聚芯SoC进一步开展低功耗研究奠定了基础,是纳米级制造工艺下SoC低功耗设计的一个有益探索,同时将有助于增强聚芯SoC的市场竞争力.本文的实验和结论虽然基于聚芯SoC,但本文的研究方法同样适用于其他SoC.