Si基Ge材料具有较高的载流子迁移率，并且与传统硅工艺相兼容，是未来制备先进CMOS器件和Si基光电子器件的理想材料之一。然而，由于Si与Ge之间品格失配度大，在Si衬底上外延生长高质量的Ge材料仍然是一个重大的挑战。在GeMOS器件的制备过程中，栅介质/Ge界面处极易形成锗氧化物(GeOx),引入较高的界面态，使器件性能退化。因此，研究高质量Si基Ge材料外延生长和控制栅介质/Ge界面态技术对制备高性能Si基GeMOS器件具有重要的意义。　　 本论文首先采用UHv/CVD系统，在Si衬底上外延生长出高质量的Ge材料，研究了降低Ge外延层位错密度的方法及机理；在此基础上，利用热氧化Si盖帽层制备出具有不同物理界面的Si基GeMOS结构，研究了氧化物/Ge的界面物理改性对其电学特性的影响，主要研究内容如下：　　 1.提出采用低温相干Ge岛缓冲层，结合SiGe/Ge多量子阱插层技术在Si衬底上外延生长高质量Ge材料的方法。研究低温Ge缓冲层和SiGe/Ge多量子阱在降低Ge材料位错密度和提高表面平整性等方面的作用机理。制备的Si基Ge外延层(880nm)的位错密度低至1.49×106cm-2，表面粗糙度RMS仅为0.45nm。此外，还研究了高温退火对Si基Ge材料光学性质及位错密度的影响。　　 2.研究了Si基Ge村料的原位掺杂技术。以B2H6和PH3为源气体，探索了掺杂源气体流量对Ge生长速率、样品表面形貌及掺杂浓度的影响。结果表明掺杂时Ge的生长速率变小，样品表面粗糙度略有增加，掺杂浓度随源气体流量近线性增加。　　 3.研究了氧化物/Ge的界面物理改性对其电学特性的影响机理。在高质量的Si基Ge材料上生长约2.0nm的Si盖帽层，通过改变热氧化Si盖帽层温度和时间，制备出具有不同物理界面的Si基GeMOS结构，研究了氧化物界面物理性质及相应的电学特性。结果表明界面处GeOx的存在会引入氧化物陷阱电荷和界面陷阱电荷，引起较大的C-V回线差和高界面态。在氧化物/Ge界面处保留一薄层Si，可以有效减小GeOx对界面特性的影响。当Si薄层厚度约为7ML时，可获得相对较理想的C-V特性和较低的界面态密度。