随着芯片制造业的迅猛发展,三维芯片的生产制造已经逐步成为了可能。而随着芯片集成度的升高,芯片测试所需要的测试数据量也在不断增长。测试数据量的增加会增加芯片测试时间、测试功耗以及测试所需存储设备,这导致了芯片测试成本增加。因此,如何以较低的测试额外硬件开销来换取较高的测试数据压缩率是芯片测试研究的重中之重。本文针对如何降低三维芯片的测试数据量展开了如下研究:提出了一种使用三态编码的基于字典的测试数据压缩方案。首先利用部分输入精简技术提高测试集中不确定位的比率,以提高字典编码的成功率;然后通过调研发现一个能检测识别三态信号的三态检测电路,利用ATE能够传输三态信号这一特性对测试集使用高阻值状态‘Hi-Z’进行标记,打破了传统的基于字典的测试数据压缩方案在编码位置上的限制。实验证明,本文所提出的方案的平均压缩率达到了73.92%,该方案以较小的硬件开销显著提高了压缩率,是一种可行的测试数据压缩方案。并且在最后提出了该方案在三维芯片测试中的解压电路,可以在三维芯片的各层内实现该方案,有效的解决了三维芯片测试中测试数据量过大的问题,以降低测试成本。提出了一种使用相容压缩算法的可重构内建自测试方案。该方案以线性反馈移位寄存器的多多项式重播种方法为基础,提出了一个针对绑定前、绑定中和绑定后测试均适用的内建自测试结构,搭配测试集相容压缩算法可以使测试数据在多层复用以达到缩短测试应用时间的目的。通过与非重构方案进行对比实验证明本章方案在三维芯片整体结构面积开销上可以减少46.82%,在缩短测试时间以及降低测试数据量方面也具有很好的效果,能有效地降低测试成本。