为了满足人们对高性能电子产品日益增长的需求和降低产品的成本达到利益的最大化,半导体的制造工艺节点在持续的缩小,推动集成电路进入后摩尔时代。近年来SOC(片上系统)技术逐渐成为IC设计业界的焦点,SRAM(静态随机存取存储器)作为其必不可少的一部分被集成到SOC芯片中,由于高性能SRAM存储器存在着不可或缺的应用,一直是工业界和学术界研究的热点。SRAM存储器主要包括存储阵列,灵敏放大器,时序控制电路,译码电路和输入输出驱动模块。其中,存储阵列占据着整个存储系统的大部分面积,其性能的优劣直接影响着SRAM存储系统的性能。随着工艺节点和电源电压的下降,器件的阈值电压越来越小,另外,相邻晶体管之间阈值电压的不匹配也越来越明显,导致SRAM存储单元的鲁棒性越来越差。存储单元在工作时,读破坏,半选单元读破坏越来越频繁,写能力也越来越弱,甚至出现读写错误。SRAM存储系统的功耗大部分来自单元操作时的动态功耗和休眠状态时的静态功耗,随着工艺节点的缩小,芯片的静态功耗将会越来越大,甚至超过动态功耗成为芯片的主要功耗。电压的下降可以显著地降低静态功耗和二次方形式的降低动态功耗,低电压下SRAM的设计越来越普遍,在保证单元性能的前提下,可以很好的延长便携式设备的电池寿命。但低电压下,SRAM单元的性能进一步的恶化,如速度的下降,稳定性的恶化,错误率的飙升等;这些,使得传统SRAM单元越来越不能满足我们的需求。本文首先分析研究了 SRAM存储系统的重要性及先进工艺下SRAM单元性能面临的各种挑战。其次在分析传统SRAM存储单元工作原理的基础上,采用VTC蝴蝶曲线,字线电压驱动,位线电压驱动和N曲线方法衡量了其静态噪声容限。在这种背景下,分析研究了前人提出的多种单元优化方法。这些设计方法,大部分仅仅优化了单元读、写一方面的性能,另一方面保持不变或者有恶化的趋势;单端读写单元往往恶化了读写速度,并使灵敏放大器的设计面临挑战;辅助电路的设计,往往会使SRAM的设计复杂化。为了使SRAM存储单元的性能得到整体的提升,本文提出了读写裕度同时提升的新型10TSARM单元电路结构,可以很大程度上抑制传统6T存储单元读操作时"0"节点的分压问题,提高SRAM存储单元的读静态噪声容限(RSNM),进而提升SRAM存储单元的读稳定性。在写操作时,用位线电压提供交叉耦合反相器的电源电压,降低了单元维持"1"的能力和一边反相器的翻转点,这样可以很大程度的提高SRAM存储单元的写裕度(WM)。同时,可以优化SRAM存储单元的抗PVT波动能力,并且可以降低SRAM存储单元的最小操作电压。基于SMIC 28nm工艺节点仿真结果显示,新型10T单元结构在电源电压为1.05V时,和传统6T单元相比,RSNM提升了 2.19倍,WM提升了 2.13倍。同时,在单元读写操作时,错误率较低。另外,新型单元的最小工作电压仅为传统的59.19%,拥有更好的抗工艺变化能力。