随着多核处理器的发展和应用复杂度不断的提升，处理器对主存系统的容量和能耗等方面都提出了新的需求。目前主存系统的主流存储器是DRAM，它利用电荷存储数据的方式决定了其可扩展性较差，而且随着主存容量的提升，DRAM的漏电流导致的能耗在主存系统能耗中所占的比例逐渐和动态能耗持平。相变存储器(PCM)是一种新型非挥发存储设备，不需要周期刷新来维持存储在其中的数据，其凭借可扩展性、非易失和一位可变等优点，将成为下一代最有潜力的主存技术。但是相变存储器的写入次数有限和写入能耗较大等特点，限制了其在主存系统中的应用。因此，如何减少写回次数成为基于相变存储器主存系统的研究热点。　　 为了减少相变存储器的写回位数，目前主要有两类方法:一类是构建基于PCM+DRAM的混合主存系统，利用混合主存管理与调度策略减少PCM的写回位数;另一类是通过对PCM底层写入机制进行优化来达到减少PCM写回位数的目的。本文基于后者的思想提出了基于异或的并行优化处理机制。该机制将写回到相变存储器存储单元的数据与一组数据并行的进行预处理，得到一组新的数据。在数据写回到存储单元之前，先将相变存储器存储单元中的原始数据读取出来，分别计算出原始数据和经过预处理数据的汉明距离，选择其中汉明距离最小的数据写入相变存储器存储单元并记录预处理数据的编号。本文在GEM5计算机体系结构模拟器中搭建了基于相变存储器的主存系统模型，同时加入了并行优化处理机制，采用Mibench性能评测基准程序对其优化效果进行测试。实验结果表明，基于并行优化处理机制的相变存储器仅使用了较小的存储开销，将数据写回位数平均减少了83.6％。因此，在该机制的优化作用下，相变存储器的生命周期得到了延长，写入能耗得到了降低。　　 此外，本文将该并行优化处理机制应用到了PCM+DRAM混合主存系统中。实验结果表明，混合主存架构的页面调度机制使得相变存储器的写回位数降低了26.9％，而本文提出的优化处理机制在此基础上将写回位数进一步降低了84.4％。因此，在混合主存系统架构下，本文提出的优化处理机制依然有显著的优化效果，基本没有受到上层系统调度的影响。