数字电路演化设计是演化硬件(Evolvable Hardware：EHW)的一个分支，EHW是指用演化算法等智能计算方法自动地设计电路系统。到目前为止，遗传算法、演化策略、基因表达式编程、遗传程序设计、粒子群优化等智能算法均已被应用到EHW中。EHW主要关注两方面的内容，一方面是，电路的自动化设计，另一方面是，电路的自适应性，本文主要针对EHW第一个方面的内容，开展数字电路演化设计的研究。　　 本文首先介绍了选题的来源和意义，数字电路演化设计的研究现状，以及面临的问题。　　 第2章中，本文先对组合逻辑电路特点，人工设计方法以及常见的组合逻辑门进行简单介绍，接着介绍了EHW中常见的演化算法，如遗传算法、演化策略、基因表达式编程等。　　 数字电路演化设计中经典的编码模型来自Miller的CGP(Cartesian GeneticProgramming)阵列，采用多元组来表示一个逻辑门的功能和其连线关系，使得染色体和真实电路能够对应起来。首先以介绍CGP阵列出发，与CGP编码模式相比较，接着介绍了其他编码模型，如CGP衍生模型三元组编码及1×N阵列。接着着重介绍了几种演化操作算子，关联变异、交叉操作等，提供了它们的实现方法。然后介绍了数字电路演化设计的策略，除了最简单的直接演化、手工修正、演化修正，还提出了分部演化的方法。直接演化即将目标电路视为一个完整的任务，以演化达到与真值表功能输出完全匹配为目标进行演化。人工修正主要是为了解决“stalling effect”现象，当电路接近正确而很难收敛的情况下，可以采用简单的人工修正方法将电路补全。演化修正是针对人工修正而言，即进一步采用演化的方式来修正电路。本章最后介绍了真值表分解重组策略和基于学习的演化模型，前者通过将真值表重组，减少输入数量的来易化电路的演化设计，后者主要针对关联变异的变异率选择，和基本门的选择对演化效率的影响而设计的。　　 为了证明演化数字电路是可行的，本文在第4章做了详细的实验，首先以最基本的演化任务出发，给定基本门和真值表，演化一个单输出的组合逻辑电路。将人工设计的结果与演化结果相比较，得出演化设计的结果更优的结论。为了进一步证明算法的适用性，本章节先以多输出演化任务出发，开始了最常用的全加器和乘法器的实验。全加器从一位到四位，乘法器二位和三位，都给出了演化出的结果。并且将电路门数最少，延时和功耗最小，层数最少视为演化目标，以加权的方式继续实验。演化的二位乘法器7门3层，3位乘法器22门6层，均是目前为止较优的结果。本章节最后对算法的收敛性能做了统计实验，实验结果表明：　　 (1)随着输入的增多，演化时间急剧增长。　　 (2)采用组合门演化成功率更高，功耗较小，但延时可能更大；采用基本门演化成功率较低，功耗较大，但延时一般更小。　　 基于详细的实验，第5章开展了对实验的总结和分析。首先，本文得出单输出电路演化是数字电路演化设计的基础，单输出演化中算法效率越高，应用到整体演化中效果也越好；接着，本文总结了现有编码方案的优缺点，CGP阵列编码模式虽然便于编码和电路解析，但限制了演化算法的演化操作，效率较低，一般只能采用变异操作。虽然提出了几种其他的演化操作，但只能停留在理论层面上，效果仍然不理想；适应度评估也是限制数字电路演化设计发展的重要因素，不仅因为随输入增多，需要花费的评估时间更久，而且因为现有的按真值表匹配度确定适应度值仍有其缺陷，适应度值不能真实体现电路的优劣；最后，本章提出，将电路演化和人工设计组合来设计电路，也是一个可行的方法。　　 最后一章对本文所做的工作进行了总结，归纳数字电路演化设计需解决问题，并展望下一步的研究工作。