随着半导体工艺的快速发展,大规模集成电路系统的集成度和复杂度越来越高,设计难度越来越大。从零开始设计这样一个大型的电路系统几乎是不可能的。由于能有效地提高设计效率、降低市场风险以及减少研发费用等,在系统设计中使用自定义或者第三方知识产权(IP)核成为标准的模式。由于具有可编程性、设计成本低以及性能优异等特点,现场可编程门阵列(FPGA)已经成为一种主流的设计平台。随着FPGA在电子系统设计中的广泛应用,设计者越来越重视基于FPGA的电路设计的知识产权(IP)保护问题。本文基于环形振荡器型物理不可克隆函数(RO PUF)提出了一种新型的FPGA IP保护机制,在IP设计中嵌入PUF逻辑,以限制IP设计被复制和滥用。实际应用中,在FPGA上实现RO PUF面临的主要挑战包括:1)RO PUF电路的面积消耗很大;2)有限的逻辑资源使得激励响应对数量有限,限制了该IP保护方法可以验证FPGA IP核的数量。为了解决这些问题,本文提出了一种逻辑混合技术。该技术把PUF逻辑和正常电路逻辑在FPGA实现中混合起来,以减少PUF的电路面积消耗。此外,本文采用了一种后处理方法,极大地增加了所设计RO PUF的激励响应对数量。实验结果显示,可靠性、随机性和独特性分别为99.97%、50.37%、49.83%。同时,消耗的硬件资源比其他同等性能的PUF少了45%。