【摘 要】
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卷积神经网络（Convolutional Neural Network,CNN）由于具有表征学习的特点,被广泛应用于各个领域。近年来,随着卷积神经网络数量与规模的不断增加,基于现场可编程门阵列（Field Programmable Gate Array,FPGA）的卷积神经网络加速器快速设计方法已成为重要的研究方向。但是现有的设计主要针对吞吐率进行优化,整体延时通常较长,不能很好地满足实时应用的需
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卷积神经网络（Convolutional Neural Network,CNN）由于具有表征学习的特点,被广泛应用于各个领域。近年来,随着卷积神经网络数量与规模的不断增加,基于现场可编程门阵列（Field Programmable Gate Array,FPGA）的卷积神经网络加速器快速设计方法已成为重要的研究方向。但是现有的设计主要针对吞吐率进行优化,整体延时通常较长,不能很好地满足实时应用的需求。针对该问题,本文提出了一种基于细粒度流水线架构的卷积神经网络加速器快速设计方法。整个设计方法分为前端设计与后端设计两部分,前端设计主要通过模型解析与模型优化对原始网络进行面向硬件实现的预处理,后端设计主要通过设计空间探索为预先设计的硬件模板进行参数选择,组成完整的硬件代码并部署到FPGA上。为了对整体延时进行优化,本文首先利用参数量化和层融合来降低计算与存储开销;再针对细粒度流水线架构的特点,提出了一种基于列的卷积计算优化方案,并对卷积层计算模板与片上缓存模板进行了设计;最后提出了一种基于Roofline模型的设计空间探索方法,通过对每级流水线的硬件资源进行合理分配,得到整体延时最短的设计点。本文提出的设计空间探索方法在Alex Net、VGG-16、Cifar10-fcn以及YOLOv2-tiny上进行了验证,并针对YOLOv2-tiny进行了硬件实现,在200MHz的时钟频率下可以达到的吞吐率为464.5GOPs,能效比为45.3GOPs/W,整体延时为27.78ms。与同类型设计相比,本设计的整体延时明显降低,吞吐率与能效比得到提高。
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