【摘 要】
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随着半导体工艺尺寸的不断缩小和芯片集成度的提高，大规模、高性能处理器中的测试面临着许多严峻的挑战，其中，测试功耗已经成为大规模、高性能处理器生产测试中的关键性问题。可
【机 构】
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中国电子技术标准化研究院、集成电路测试与评价工业和信息化部重点实验室,北京青鸟元芯微系统科技有限责任公司
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随着半导体工艺尺寸的不断缩小和芯片集成度的提高，大规模、高性能处理器中的测试面临着许多严峻的挑战，其中，测试功耗已经成为大规模、高性能处理器生产测试中的关键性问题。可测性设计中的功耗较常规功能模式下的的功耗更高，过高的测试功耗高会导致芯片结构损坏、可靠性下降、成品率降低和测试成本增加等问题。可测性设计技术是降低测试成本，提高测试质量的有效手段，但是在对电路进行可测性设计的过程中有可能会造成功耗问题更加严重。本研究对可测性设计的低功耗测试向量的X‐Fill、时钟门控、功率分割等低功耗技术进行了介绍和分析，通
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