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对AES密码算法的结构进行了优化，并应用0．6μmCMOS工艺实现了AES加密，解密芯片。使用VerilogHDL进行算法建模，采用自动综合技术完成版图设计。芯片支持加密，解密模武及所有3种密钥长度。已完成流片，测试的最高时钟频率为20MHz，128位、192位和256位密钥时的数据吞吐串分别可达49．2Mbps、41．3Mbps和35．6Mbps。