【摘 要】
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针对传统多相位DLL(delay locked loop,DLL)电路存在的大面积、高功耗、设计周期长、不便于移植到其他工艺等缺点,提出一种产生多时钟相位输出的全数字延迟锁相环(all-digital delay locked loop,ADDLL)电路.该电路在SMIC 55 nm CMOS标准工艺下基于标准单元设计实现.使用相位合成模块产生多相位输出,可以通过级联更多相位合成模块产生更多输出相位.与传统多相位DLL电路相比,ADDLL电路面积更小、功耗更低,且采用标准单元设计,可以减少设计周期.后仿真
【机 构】
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中国科学院微电子研究所,北京100029;中国科学院大学,北京100049;中国科学院微电子研究所,北京100029
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针对传统多相位DLL(delay locked loop,DLL)电路存在的大面积、高功耗、设计周期长、不便于移植到其他工艺等缺点,提出一种产生多时钟相位输出的全数字延迟锁相环(all-digital delay locked loop,ADDLL)电路.该电路在SMIC 55 nm CMOS标准工艺下基于标准单元设计实现.使用相位合成模块产生多相位输出,可以通过级联更多相位合成模块产生更多输出相位.与传统多相位DLL电路相比,ADDLL电路面积更小、功耗更低,且采用标准单元设计,可以减少设计周期.后仿真测试结果表明,该DLL能够产生21个不同相位的输出信号,工作频率范围为860 MHz-1.04 GHz,面积为0.001 7 mm2,供电电压为1.2 V时功耗为2.66 mW,分辨率为13 ps.
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