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本文利用形式化的方法对System Verilog的指称语义进行研究，采用EBES（extended bundle event structure）作为抽象模型，以便更好的描述System Verilog真并发的特点。我们的主要工作是：首先，通过对System Verilog语言的认真学习，从中抽取出一个尽可能多的包含其语法的真并发子集；其次，利用进程代数LOTOS描述其基于EBES模型的指称语义，以提供一个准确的、无二义性的System Verilog文档，避免硬件设计中的逻辑性错误。