【摘 要】
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本文对FPGA芯片输入输出通道模块的可编程延时单元设计方法进行了研究,针对可编程延时单元所需的延时调整范围广、延时调整精度高、延时级数多的特性,提出了一种输入输出信号
【机 构】
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中国科学院电子学研究所,中国科学院大学,中国科学院计算技术研究所
【基金项目】
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国家自然科学基金(61876172,61704173).
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本文对FPGA芯片输入输出通道模块的可编程延时单元设计方法进行了研究,针对可编程延时单元所需的延时调整范围广、延时调整精度高、延时级数多的特性,提出了一种输入输出信号时序可调整的结构设计方法,以满足总线信号边沿对齐或电路建立与保持时间的要求.所设计的延时链采用粗调延时单元与细调延时单元相结合的方式提高精度和覆盖范围,并在较少的控制向量下,实现了45级延时.延时链延时步进精度为100ps,延时最大值为4.58ns.其功耗和面积分别是传统反相器链结构延时单元的34.5%和55.9%.
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